状态机阶段1 练习1

 题目：

 序列检测状态机图：

 

 注意：收到1001001时，只能算检测到一组

初始状态是S0，若当din = 1 时，跳转到S1； 若 din = 0 时，不跳转，保持原状态；

在S1状态时：若当din = 0 时，跳转到 S2 ； 若 din = 1 时，不跳转，保持原状态；

在S2状态时：若当din = 0 时，跳转到 S3 ； 若 din = 1 时，跳转到S1；

在S3状态时：din前面已经收到了100了，此时在S3状态时，若din 收到了1 ，就成功检测到了1001 序列，此时也要跳转到S0，便有后续重新检测下一轮序列；若din  = 0 时，跳转到S0，重新开始检测下一个序列。

也就是说，当在S3状态时，不管din收到0还是1，都要跳转到S0，产生dout条件是 在S3状态且，din = 1。

画状态时，先画出能够明确跳转到下一个状态和条件，然后再考虑不跳转或跳回原上一个状态等。

代码：

module state_test(
                    clk,
                    rst_n,
                    din,
                    dout
);

parameter     S0 = 3'b000;
parameter     S1 = 3'b001;
parameter     S2 = 3'b010;
parameter     S3 = 3'b100;

input         clk;
input        rst_n;
input        din;

output        dout;

reg         dout;

wire        S02S1_start;
wire        S12S2_start;
wire        S22S3_start;
wire        S22S1_start;
wire        S32S0_start;

reg[4-1:0]     state_c;
reg[4-1:0]     state_n;

//第一段，状态跳转
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        state_c <= S0;
    end
    else begin
        state_c <= state_n; //将下一个状态赋给当前状态
    end
end

//第二段：组合逻辑always模块，描述状态转移条件判断
always @(*)begin
    case(state_c)
    
    S0:begin
        if(S02S1_start)begin
            state_n = S1;
        end
        else begin
            state_n = state_c;
        end
    end
    
    S1:begin
        if(S12S2_start)begin
            state_n = S2;
        end
        else begin
            state_n = state_c;
        end
    end
    
    S2:begin
        if(S22S3_start)begin
            state_n = S3;
        end
        else if(S22S1_start)begin
            state_n = S1;
        end
        else begin
            state_n = state_c;
        end
    end
    
    S3:begin
        if(S32S0_start)begin
            state_n = S0;
        end
        else begin
            state_n = state_c;
        end
    end
    
    default : begin
                state_n = S0;
    end
    endcase
end

//第三段：设计转移条件
assign S02S1_start = state_c == S0 && din == 1;
assign S12S2_start = state_c == S1 && din == 0;
assign S22S3_start = state_c == S2 && din == 0;
assign S22S1_start = state_c == S2 && din == 1;
assign S32S0_start = state_c == S3 && (din == 0 || din == 1); //注意优先级，需将后面的或运算符用括号括起来

//第四段：同步时序always模块，格式化描述寄存器输出（可有多个输出）
always @(posedge clk or negedge rst_n) begin
    if(!rst_n)begin
        dout <= 0;
    end
    else if(state_c == S3 && din == 1)begin // S32S0_star && din == 1
        dout <= 1;
    end
    else begin
        dout <= 0;
    end
end

endmodule 

测试代码：

module state_sim;

reg     clk;
reg     rst_n;
reg     din;

wire     dout;

parameter    CLK_CYCLE = 10;

initial begin
        clk = 0;
        forever begin
            #(CLK_CYCLE/2);
            clk = ~clk;
        end
end

initial begin
        rst_n = 0;
        #1;
        #(CLK_CYCLE*5);
        rst_n = 1;
end

initial begin
        #1;
        din = 0;
        #(CLK_CYCLE*10);
        din = 1;
        #(CLK_CYCLE);
        
        din = 0;
        #(CLK_CYCLE);
        
        din = 0;
        #(CLK_CYCLE);
        
        din = 1;
        #(CLK_CYCLE);
        
        din = 0;
        #(CLK_CYCLE);
        
        din = 0;
        #(CLK_CYCLE);
        
        din = 1;
        #(CLK_CYCLE);
        
        repeat(100)begin
            din = $urandom_range(0,1);
            #(CLK_CYCLE);
        end
end

state_test u1_inist(
                    .clk(clk),
                    .rst_n(rst_n),
                    .din(din),
                    .dout(dout)
                );

endmodule

仿真波形：

quartus 综合出来的状态图：

转移条件：