Verilog HDL 是一种用于数字系统设计的硬件描述语言，它可用来进行各种级别的逻辑设计，以及数字逻辑系统的仿真验证、时序分析和逻辑综合。Verilog HDL 是目前应用最广泛的一种硬件描述语言。
学好硬件的最高境界是心中要有电路，对于我们刚刚接触FPGA以及Verilog HDL的人来说，最重要的是要多理解，多练习，多思考，多总结。
下面将对Verilog HDL进行一系列的实例应用，让我们对Verilog HDL 语言有一些直观的理解，看看Verilog HDL能为我们做什么事。
PS：有颜色的是有对应链接的。一二部分总结比较简单，后面的部分可仔细看看。
目录：
一、组合逻辑实验
二、时序逻辑电路实验
三、接口实验
3.4 DAC0832接口电路实验
四、综合实验
4.7 正弦信号发生器
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以上内容将陆续为大家呈现。