一．简介
MOSFET微缩理论已经应用于我们产业超过三十年，其对于晶体管性能，功率以及单位晶体管的价格作出了显著的贡献。在其发展道路上许多困难被认为无法解决，且被预测其发展最后将画上句号。但是，已知的障碍可通过迂回克服，且我们产业通过集体智慧，已经推动晶体管技术和微处理器的设计发展超出常人预估几十年。如今微缩的发展十分曲折，许多无法预知的困难无法逃避。在这个微缩的新时代，我们的挑战是认识到即将到来的革命性的挑战和机遇，并且利用好他们。
二．晶体管微缩
Dennard于1974年首次提出传统的MOSFET微缩。摩尔定律和Dennard微缩理论为我们的行业提供了一代又一代越来越小，越来越快的晶体管以及性能越来越高的微处理器。在90nm的时代以前，传统MOSFET微缩理论的成功一直在延续，直到由于持续增长的漏电栅氧化层微缩开始放缓。这个栅漏电的限制太严重，导致从90nm到65nm的阶段，栅氧化层厚度几乎没有改变，而且许多公司选用接近1.2nm的二氧化硅作为他们的高性能逻辑工艺。当栅氧化层的厚度无法缩小，MOSFET其它重要参数如供电电压就不能被降低，无法推动晶体管性能的提升。没有新的发明，MOSFET微缩和摩尔定律都受到威胁甚至面临终结。
在过去的十年里，晶体管的一个重要创新便是与2003年提出的为提高Intel 90nm微处理器性能的应变硅技术。65nm技术于2005年引入，深入改善了应变技术以提高晶体管性能，尽管栅氧化层厚度为避免漏电流增加依旧停留在1.2nm。应变硅技术是科技改革的典范，它提供的提高性能的方式与传统MOSFET微缩理论无关。
尽管应变硅技术在90nm以及65nm的时代有了有价值的性能提升，在未来技术发展道路中，我们仍不能忽视对栅氧化层厚度微缩以及栅氧化层漏电流降低的需求。Intel的45nm逻辑技术是首个提出通过高K值电介质和金属栅来提高性能和减少漏电的。铪基电介质代替二氧化硅作为栅氧化层，相比二氧化硅，其带来更少的漏电，厚度更薄，并且拥有相同的电学性能。以此方式提高了晶体管的性能。特殊的金属栅材料代替硅栅使氧化层厚度降低至1.0nm。45nm高k值金属栅晶体管除了对性能以及漏电流有贡献，还减少了晶体管阙值电压的变化，是体现设备微缩能力的一个重要因素。相较于前一代65nm技术，45nm HK+MG（高K值以及金属栅晶体管）技术在驱动电流上提供了平均30%的增幅。此外，这些晶体管可以提供超过5倍的阙值泄漏衰减。对于NMOS栅氧化层漏电流减少大于25倍，对于PMOS大于1000倍，以及对于SRAM电源泄漏减少大于10倍。
高速以及高密度互联的重要性相当于小体积高速度的晶体管对于现代逻辑产物的重要性。不同于晶体管，互联不会因为尺寸缩小而变得更快，所以我们的产业通过增加互联的层数来解决这个问题。这导致了一些层运用更宽更粗的电线来达到高速传递信号的目的，与此同时，一些层用紧密的布局来提升密度。新的互联材料已被应用于提升RC延迟和载流能力。本世纪初期，铜取代铝是提升电导率和提高电阻电迁移能力的一种方式。一系列越来越小的k值栅介质被用于减少线电容，同时给提升信号传输速度和降低动态功耗带来了好处。多层互联的实现以及材料的改进使多代互联实现，但是互联仍然会是一个问题，需要工艺，设计以及架构来解决。
Intel 45nm技术使用了9层铜进行互联，比65nm技术多了一层。互联层次结构沿用此项技术，在底层提供了高密度本地互联以及在外层提供了高速的全球互联。一种的特别的7μm厚的M9层被运用以降低环路电阻功率以及减小电压降。2007年11月以来，Intel公司生产大量这类45nm工艺的产品，许多产品在性能和功耗上被广泛应用包括单核，双核，四核以及六核微处理器。
Intel 32nm逻辑技术使用了第二代HK+MG，第四代应变硅，低k电介质以及最小间距的九层铜互联，相较于45nm技术缩小了约70%。栅氧化层的等效氧化层厚度缩小为0.9nm以及晶体管的栅间距减少为112.5nm。通过增加驱动电流以及减少栅电容，晶体管性能与45nm技术相比提升超过22%。晶体管驱动电流在过去的几代中持续增加且伴随着栅间距的减小，阙值漏电不变。最小金属间距112.5nm技术通过分层互联间距系统实现，这项技术同样运用于45nm技术。一个32nm 291MB 的SRAM测试芯片拥有超过19亿晶体管，以及单个大小为0.171μm2已经在这项技术中被证明。
传统MOSFET微缩技术已经优异服务我们超过三十年。不幸的是使用二氧化硅栅氧化层和多晶硅栅电机的标准MOSFET晶体管不再可微缩优化。在缩放的新时代，材料和结构的创新与尺寸微缩一样重要。
三．微处理器进化
晶体管发展在很多时候已经不是简单地缩减尺寸，因此有了微处理器进化。第一个微处理器（Intel 4004）在1971年首先推出，其每个时钟周期能够处理4比特数据。且其包含了2300个晶体管以及在100kHz频率下工作。从那开始，微处理器性能就像摩尔定律预测一般高速提升。缩放技术使得设计比以往时候都要复杂。集成多个流水线执行引擎中的微处理器，启用微架构创新使用程序并行，并允许多个指令在每个时钟周期被执行。预测程序控制流程以取出和执行指令。乱序以及寄存器重命名说明指令没有准备好被执行。内存地址宽度已增至64位从而获得大量储存空间，并且集成的缓存带来了更高效快速的内存访问。今天的微处理器已经集成多个处理器在单个芯片上。多线程已被引入到允许独立程序线程执行指令，以高效地利用微处理器并行处理引擎和执行。随着微架构的进步，微缩技术可以生产更快的晶体管。时钟频率的提升已经成为微处理器性能提升的一个重要贡献部分。时钟系统已经从一个简单的缓存树变为全局时钟网格，通过层次分布式结构驱动。PLL已集成在芯片上，用于产生多个时钟频域。使用延迟线的动态偏移方案已经被应用于最小化偏移量。更复杂的微架构和更高的工作频率的组合导致了功率消耗成为了一个主要的设计约束。时钟系统已发展至可广泛运用时钟门控禁用空闲电路以节省电力。同时也进行了大量的调整和电路调试，其中一个例子便是LCP（定位关键路径），其基于可编程的延迟驱动程序，在本地时钟驱动器激活，以及通过配置寄存器控制，允许本地时钟的到达时间被调整。
片上SRAM缓存是任何微处理器的重要组成部分。晶体管的尺寸和工作电压需要微缩优化以满足产品性能和功耗的需求，但是这些因素往往会减少SRAM单元的操作空间。过去，减少栅氧化层厚度有利于在微缩晶体管方面减少电压变化。HK+MG晶体管的转化为减少变化，维持稳定的SRAM操作空间提供帮助。展望未来，电路设计技术如使用不同的WL和单元电压将仍需要持续对SRAM单元微缩。
SOC产品需要比典型高性能CPU更广泛的晶体管范围。针对低功耗SOC产品优化的工艺技术对的性能和漏电流的有更大程度的改善。最新一个例子是Intel 45nm SOC工艺，其在高性能微处理器上使用了相同的HK+MG晶体管，并且为生产出非常低功耗产品降低了这些晶体管的漏电流。为满足各种IO电路的需要，还提供了高电压高速IO晶体管。许多不同的设备元素被添加到这个SOC工艺，这些技术通常不会应用在CPU工艺，用以满足模拟电路包括精密电阻，精密电容，高Q值电感和变容二极管。45nm CMOS晶体管的fT以及fMAX大于300GHz，因此选择RF和混合信号电路更为适合。
在微处理器微缩的旧时代使用更小更快的晶体管构建具有更高频率和更高功率更大的内核。而在微处理器微缩的新时代更多地使用节能，功率管理，并行，自动化电路以及SOC去实现多种核，多核以及多功能的产品。
原文：《The New Era of Scaling in an SoC World》节选