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数字部分
1、 同步电路和异步电路的区别是什么？
答：同步电路是由时序电路(寄存器和各种触发器)和组合逻辑电路构成的电路，其所有操作都是在严格的时钟控制下完成的。这些时序电路共享同一个时钟CLK，而所有的状态变化都是在时钟的上升沿(或下降沿)完成的。比如Ｄ触发器，当上升延到来时，寄存器把D端的电平传到Q输出端。
异步电路主要是组合逻辑电路，用于产生地址译码器、FIFO或RAM的读写控制信号脉冲，但它同时也用在时序电路中，此时它没有统一的时钟，状态变化的时刻是不稳定的，通常输入信号只在电路处于稳定状态时才发生变化。也就是说一个时刻允许一个输入发生变化，以避免输入信号之间造成的竞争冒险。
2、什么是同步逻辑和异步逻辑？
答：同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。
3、什么是组合逻辑电路和时序逻辑电路？
答：数字电路根据逻辑功能的不同特点，可以分成两大类，一类叫组合逻辑电路（简称组合电路），另一类叫做时序逻辑电路（简称时序电路）。组合逻辑电路在逻辑功能上的特点是任意时刻的输出仅仅取决于该时刻的输入，与电路原来的状态无关。而时序逻辑电路在逻辑功能上的特点是任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态，或者说，还与以前的输入有关。
4、 什么是"线与"逻辑，要实现它，在硬件特性上有什么具体要求？
答：线与逻辑是两个输出信号相连可以实现与的功能。在硬件上，要用oc门来实现(漏极或者集电极开路)，，由于不用oc门可能使灌电流过大，而烧坏逻辑门。 同时在输出端口应加一个上拉电阻。(线或则是下拉电阻) 。
OC门，又称集电极开路（漏极开路）与非门门电路，Open Collector（Open Drain）。为什么引入OC门？实际使用中，有时需要两个或两个以上与非门的输出端连接在同一条导线上，将这些与非门上的数据（状态电平）用同一条导线输送出去。因此，需要一种新的与非门电路--OC门来实现“线与逻辑”。OC门主要用于3个方面：
1、实现与或非逻辑，用做电平转换，用做驱动器。由于OC门电路的输出管的集电极悬空，使用时需外接一个上拉电阻Rp到电源VCC。OC门使用上拉电阻以输出高电平，此外为了加大输出引脚的驱动能力，上拉电阻阻值的选择原则，从降低功耗及芯片的灌电流能力考虑应当足够大；从确保足够的驱动电流考虑应当足够小。
2、线与逻辑，即两个输出端（包括两个以上）直接互连就可以实现“AND”的逻辑功能。在总线传输等实际应用中需要多个门的输出端并联连接使用，而一般TTL门输出端并不能直接并接使用，否则这些门的输出管之间由于低阻抗形成很大的短路电流（灌电流），而烧坏器件。在硬件上，可用OC门或三态门（ST门）来实现。 用OC门实现线与，应同时在输出端口应加一个上拉电阻。
3、 三态门（ST门）主要用在应用于多个门输出共享数据总线，为避免多个门输出同时占用数据总线，这些门的使能信号（EN）中只允许有一个为有效电平（如高电平），由于三态门的输出是推拉式的低阻输出，且不需接上拉（负载）电阻，所以开关速度比OC门快，常用三态门作为输出缓冲器。
5、什么是Setup 和Holdup时间？
答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。
保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果holdtime不够，数据同样不能被打入触发器。
6、解释setup time和hold time的定义和在时钟信号延迟时的变化。
答：Setup/hold time 是测试芯片对输入信号和时钟信号之间的时间要求。建立时间是指触发 器的时钟信号上升沿到来以前，数据稳定不变的时间。输入信号应提前时钟上升沿（如上升沿有效）T时间到达芯片，这个T就是建立时间-Setup time。如不满足setup time，这个数据就不能被这一时钟打入触发器，只有在下一个时钟上升沿，数据才能被打入触发器。 保持时间是指触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果hold time 不够，数据同样不能被打入触发器。
建立时间(Setup Time)和保持时间（Hold time）。建立时间是指在时钟边沿前，数据信号需要保持不变的时间。保持时间是指时钟跳变边沿后数据信号需要保持不变的时间。如果不满足建立和保持时间的话，那么DFF将不能正确地采样到数据，将会出现 metastability的情况。如果数据信号在时钟沿触发前后持续的时间均超过建立和保持时间，那么超过量就分别被称为建立时间裕量和保持时间裕量。
7、什么是竞争与冒险现象？怎样判断？如何消除？
答：在组合逻辑中，由于门的输入信号通路中经过了不同的延时，导致到达该门的时间不一致叫竞争。产生毛刺叫冒险。如果布尔式中有相反的信号则可能产生竞争和冒险现象。解决方法：一是添加布尔式的消去项，二是在芯片外部加电容。 用D触发器，格雷码计数器，同步电路等优秀的设计方案可以消除。
8、你知道那些常用逻辑电平？TTL与COMS电平可以直接互连吗？
答：常用逻辑电平：12V，5V，3。3V；TTL和CMOS不可以直接互连，由于TTL是在0。3-3。6V之间，而CMOS则是有在12V的有在5V的。CMOS输出接到TTL是可以直接互连。TTL接到CMOS需要在输出端口加一上拉电阻接到5V或者12V。
cmos的高低电平分别为：Vih>=0。7VDD，Vil<=0。3VDD;Voh>=0。9VDD，Vol<=0。1VDD，ttl的为：Vih>=2。0v，Vil<=0。8v;Voh>=2。4v，Vol<=0。4v。
用cmos可直接驱动ttl;加上拉电阻后，ttl可驱动cmos。
9、如何解决亚稳态？
答：亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。
解决方法： 1 降低系统时钟频率 2 用反应更快的FF 3 引入同步机制，防止亚稳态传播 4 改善时钟质量，用边沿变化快速的时钟信号，关键是器件使用比较好的工艺和时钟周期的裕量要大。
10、IC设计中同步复位与异步复位的区别。
答：同步复位，就是当复位信号有效且在给定的时钟边沿到来时，触发器才被复位。换一句话说，即使复位信号有效，如果时钟脉冲边沿未到来，触发器也不会复位。异步复位则不同，一旦复位信号有效，触发器就立即复位。
异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。
11、MOORE与MEELEY状态机的特征。
答：两种典型的状态机是摩尔（Moore）状态机和米立（Mealy）状态机。摩尔有限状态机输出只与当前状态有关，与输入信号的当前值无关，是严格的现态函数。在时钟脉冲的有效边沿作用后的有限个门延后，输出达到稳定值。即使在时钟周期内输入信号发生变化，输出也会保持稳定不变。从时序上看，Moore状态机属于同步输出状态机。Moore有限状态机最重要的特点就是将输入与输出信号隔离开来。
Mealy状态机的输出是现态和所有输入的函数，随输入变化而随时发生变化，与当前状态和输入信号有关。从时序上看，Mealy状态机属于异步输出状态机，它不依赖于时钟。
14、多时域设计中，如何处理信号跨时域。(南山之桥)
不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触发器的亚稳态信号对下级逻辑造成影响，其中对于单个控制信号可以用两级同步器，如电平、边沿检测和脉冲，对多位信号可以用FIFO，双口RAM，握手信号等。跨时域的信号要经过同步器同步，防止亚稳态传播。
例如：时钟域1中的一个信号，要送到时钟域2，那么在这个信号送到时钟域2之前，要先经过时钟域2的同步器同步后，才能进入时钟域2。这个同步器就是两级d触发器，其时钟为时钟域2的时钟。这样做是怕时钟域1中的这个信号，可能不满足时钟域2中触发器的建立保持时间，而产生亚稳态，因为它们之间没有必然关系，是异步的。这样做只能防止亚稳态传播，但不能保证采进来的数据的正确性。所以通常只同步很少位数的信号。比如控制信号，或地址。当同步的是地址时，一般该地址应采用格雷码，因为格雷码每次只变一位，相当于每次只有一个同步器在起作用，这样可以降低出错概率，像异步FIFO的设计中，比较读写地址的大小时，就是用这种方法。如果两个时钟域之间传送大量的数据，可以用异步FIFO来解决问题。
15、给了reg的setup，hold时间，求中间组合逻辑的delay范围。(飞利浦-大唐笔试)
Delay < period - setup – hold
16、时钟周期为T，触发器D1的寄存器到输出时间最大为T1max，最小为T1min。组合逻辑电路最大延迟为T2max，最小为T2min。问，触发器D2的建立时间T3和保持时间应满足什么条件。(华为)
T3setup>T+T2max，T3hold>T1min+T2min
17、给出某个一般时序电路的图，有Tsetup，Tdelay，Tck->q，还有 clock的delay，写出决定最大时钟的因素，同时给出表达式。(威盛VIA 2003。11。06 上海笔试试题)
T+Tclkdealy>Tsetup+Tco+Tdelay;
Thold>Tclkdelay+Tco+Tdelay;
18、说说静态、动态时序模拟的优缺点。(威盛VIA 2003。11。06 上海笔试试题)
静态时序分析是采用穷尽分析方法来提取出整个电路存在的所有时序路径，计算信号在这些路径上的传播延时，检查信号的建立和保持时间是否满足时序要求，通过对最大路径延时和最小路径延时的分析，找出违背时序约束的错误。它不需要输入向量就能穷尽所有的路径，且运行速度很快、占用内存较少，不仅可以对芯片设计进行全面的时序功能检查，而且还可利用时序分析的结果来优化设计，因此静态时序分析已经越来越多地被用到数字集成电路设计的验证中。 动态时序模拟就是通常的仿真，因为不可能产生完备的测试向量，覆盖门级网表中的每一条路径。因此在动态时序分析中，无法暴露一些路径上可能存在的时序问题;
19、一个四级的Mux，其中第二级信号为关键信号 如何改善timing。(威盛VIA 2003.11.06 上海笔试试题)
关键：将第二级信号放到最后输出一级输出，同时注意修改片选信号，保证其优先级未被修改。
20、给出一个门级的图，又给了各个门的传输延时，问关键路径是什么，还问给出输入，使得输出依赖于关键路径。(未知)
21、逻辑方面数字电路的卡诺图化简，时序(同步异步差异)，触发器有几种(区别，优点)，全加器等等。(未知)
22、卡诺图写出逻辑表达使。(威盛VIA 2003。11。06 上海笔试试题)
23、化简F(A，B，C，D)= m(1，3，4，5，10，11，12，13，14，15)的和。(威盛)
卡诺图化简：一般是四输入，记住00 01 11 10顺序，
0 1 3 2
4 5 7 6
12 13 15 14
8 9 11 10
24、please show the CMOS inverter schmatic，layout and its cross sectionwith P-well process。Plot its transfer curve (Vout-Vin) And also explain the operation region of PMOS and NMOS for each segment of the transfer curve? (威盛笔试题circuit design-beijing-03。11。09)
25、To design a CMOS invertor with balance rise and fall time，please define the ration of channel width of PMOS and NMOS and explain?
26、为什么一个标准的倒相器中P管的宽长比要比N管的宽长比大?(仕兰微电子)
和载流子有关，P管是空穴导电，N管电子导电，电子的迁移率大于空穴，同样的电场下，N管的电流大于P管，因此要增大P管的宽长比，使之对称，这样才能使得两者上升时间下降时间相等、高低电平的噪声容限一样、充电放电的时间相等
27、用mos管搭出一个二输入与非门。(扬智电子笔试)
28、please draw the transistor level schematic of a cmos 2 input AND gate and explain which input has faster response for output rising edge。(less delay time)。(威盛笔试题circuit design-beijing-03。11。09)
29、画出NOT，NAND，NOR的符号，真值表，还有transistor level的电路。(Infineon笔试)
30、画出CMOS的图，画出tow-to-one mux gate。(威盛VIA 2003。11。06 上海笔试试题)
31、用一个二选一mux和一个inv实现异或。(飞利浦-大唐笔试)
input a，b;
output c;
assign c=a?(~b)：(b);
32、画出Y=A*B+C的cmos电路图。(科广试题)
33、用逻辑们和cmos电路实现ab+cd。(飞利浦-大唐笔试)
34、画出CMOS电路的晶体管级电路图，实现Y=A*B+C(D+E)。(仕兰微电子) 以上均为画COMS电路图，实现一给定的逻辑表达式
35、利用4选1实现F(x，y，z)=xz+yz'。(未知)
x，y作为4选1的数据选择输入，四个数据输入端分别是z或者z的反相，0，1
36、给一个表达式f=xxxx+xxxx+xxxxx+xxxx用最少数量的与非门实现(实际上就是化简)。
化成最小项之和的形式后根据~(~(A*B)*(~(C*D)))=AB+CD
53、 请画出用D触发器实现2倍分频的逻辑电路？
就是把D触发器的输出端加非门接到D端。