I2S总线
Inter IC Sound总线又称集成电路内置音频总线。
I2S对数字音频设备之间的音频数据传输而制定的一种总线标准。
采用了沿独立的导线传输时钟与数据信号的设计，通过将数据和时钟信号分离，避免了因时差诱发的失真，为用户节省了购买抵抗音频抖动的专业设备的费用。
I2S模型
I2S有3个主要信号
1).串行时钟SCLK，也叫位时钟（BCLK），即对应数字音频的每一位数据，SCLK都有1个脉冲。SCLK的频率=2×采样频率×采样位数。
2).帧时钟LRCK，(也称WS)，用于切换左右声道的数据。LRCK为“1”表示正在传输的是右声道的数据，为“0”则表示正在传输的是左声道的数据。LRCK的频率等于采样频率。
命令选择线表明了正在被传输的声道。
WS=1，表示正在传输的是右声道的数据。
WS=0，表示正在传输的是左声道的数据。
WS可以在串行时钟的上升沿或者下降沿发生改变，并且WS信号不需要一定是对称的。
3).串行数据SDATA，就是用二进制补码表示的音频数据。
I2S格式的信号无论有多少位有效数据，数据的最高位总是出现在LRCK变化（也就是一帧开始）后的第2个SCLK脉冲处。这就使得接收端与发送端的有效位数可以不同。因此最高位拥有固定的位置，而最低位的位置则是依赖于数据的有效位数。
如果接收端能处理的有效位数少于发送端，可以放弃数据帧中多余的低位数据；如果接收端能处理的有效位数多于发送端，可以自行补足剩余的位。这种同步机制使得数字音频设备的互连更加方便，而且不会造成数据错位。
随着技术的发展，在统一的 I2S接口下，出现了多种不同的数据格式。根据SDATA数据相对于LRCK和SCLK的位置不同，分为左对齐（较少使用）、I2S格式（即飞利浦规定的格式）和右对齐（也叫日本格式、普通格式）。
为了保证数字音频信号的正确传输，发送端和接收端应该采用相同的数据格式和长度。当然，对I2S格式来说数据长度可以不同。
有时为了使系统间能够更好地同步，还需要另外传输一个信号MCLK，称为主时钟，也叫系统时钟（Sys Clock），是采样频率的256倍或384倍。
I2S数据传输示意图
I2S典型的接口时序
时序要求
在I2S总线中，任何设备都可以通过提供必需的时钟信号成为系统的Master，而Slave设备通过外部时钟信号来得到它的内部时钟信号，这就意味着必须重视Master和数据以及命令选择信号之间的传播延迟，总的延迟主要由两部分组成：
1.外部时钟和从设备的内部时钟之间的延迟
2.内部时钟和数据信号以及命令选择信号之间的延迟
对于数据和命令信号的输入，外部时钟和内部时的延迟不占据主导的地位，它只是延长了有效的建立时间(set-up time)。延迟的主要部分是发送端的传输延迟和设置接收端所需的时间。
I2S发送端时序
I2S接收端时序
电气特性
输出电压:
VL < 0.4V
VH > 2.4V
输入电压
VIL=0.8V
VIH=2.0V
注：目前使用的TTL电平标准，随着其他IC（LSI）的流行，其他电平也会支持。