计数器阶段三 练习五

按照协议约定，输入din_vld出现低电平脉冲时必定超过24个时钟周期，当出现低电平脉冲时，将第16~23个时钟对应din的8个值分别赋给dout[0]~dout[7]。

module test_cnt(
                    clk        ,
                    rst_n    ,
                    din_vld    ,
                    din        ,
                    dout    ,
                    dout_vld,
);

input             clk    ;
input             rst_n;
input            din_vld;
input            din;
output     [7:0]    dout;
output            dout_vld;

wire             add_cnt0;
wire             end_cnt0;

reg             dout_vld;
reg [7:0]        dout    ;
reg [6-1:0]     cnt0    ;
reg             flag_add;
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt0 <= 0;
    end
    else if(add_cnt0)begin
        if(end_cnt0)begin
            cnt0 <= 0;
        end
        else begin
            cnt0 <= cnt0 + 1;
        end
    end
end

assign add_cnt0 = din_vld == 0 && flag_add == 0;  //将din_vld == 0作为计数器加1条件，同时增加一个flag_add信号区分
assign end_cnt0 = add_cnt0 && cnt0 == 24 - 1;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        flag_add <= 0;
    end
    else if(end_cnt0)begin //在计数器到24个时钟时，将flag_add 置1
        flag_add <= 1;
    end
    else if(din_vld == 1)begin//将flag_add 置0
        flag_add <= 0;
    end
end

reg [8-1:0] dout_temp;
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        dout_temp <= 0;
    end
    else if(add_cnt0 && cnt0 >= 16 && cnt0 < 24)begin //在cnt0 = 16~23期间将din赋给dout
        dout_temp[cnt0 - 16] <= din;
    end
end

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        dout <= 0;
    end
    else if(end_cnt0)begin
        dout <= dout_temp; //收完一个完整的8bit数据锁存
    end
end

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        dout_vld <= 0;
    end
    else if(end_cnt0)begin //产生一个有效信号，且只保留一个时钟周期
        dout_vld <= 1;
    end
    else begin
        dout_vld <= 0;
    end
end


endmodule 

测试文件：

module top_sim;

reg clk;
reg rst_n;
reg din_vld;
reg din;

wire dout_vld;
wire [7:0] dout;

`define CYCLE 20

initial begin
        clk = 0;
        forever 
        #(`CYCLE/2) clk = ~clk;
end

initial begin
        #1;
        rst_n = 0;
        #(`CYCLE*5);
        rst_n = 1;
end

initial begin
    din_vld = 1;
    #(`CYCLE*6);
    #1;
    din_vld = 1;
    repeat(100)begin
    #(`CYCLE*3);
    din_vld = $urandom_range(0,1); //$urandom_range(min,max)生成min到max范围内的随机无符号整数
    //din = $signed($urandom_range(1,2))-1;
    #(`CYCLE*$urandom_range(24,30)); //产生不低于24个时钟周期的延时
    end
end


initial begin
    din = 0;
    #(`CYCLE*6);
    #1;
    din = 0;
    repeat(100)begin
    #(`CYCLE*1);
    din = $urandom_range(0,1); //$urandom_range(min,max)生成min到max范围内的随机无符号整数
    //din = $signed($urandom_range(1,2))-1;
    #(`CYCLE*$urandom_range(1,8));
    end
end

test_cnt    u1(
                    .clk        (clk        ),
                    .rst_n        (rst_n        ),
                    .din        (din        ),
                    .din_vld    (din_vld    ),
                    .dout        (dout        ),
                    .dout_vld    (dout_vld    )
);

endmodule

仿真波形：