计数器练习11

练习题目： 当收到en信号之后，

a，隔1个时钟周期，dout输出4个高电平，然后

b，隔1个时钟周期，dout输出3个高电平，然后

c，隔1个时钟周期，dout输出2个高电平，然后

d，隔1个时钟周期，dout输出1个高电平，然后

第一关键点，隔1隔时钟，dout输出 x 个高电平，需一个计数器cnt0，引入了一个“x”变量，因为是在不同时间段赋不同值，说明该计数器可以重复利用

第二关键点，有a b c d 四轮，在需一个计数器cnt1，计数4轮

第三关键点，什么时候开始计数，收到en之后开始计数，增加一个信号进来 flag_add ， 那什么时候结束，四轮结束时，计数器停止

第四关键点， dout什么时候为高，什么时候为低

代码如下：

module cnt_test(
                clk,
                rst_n,
                en,
                dout
);

input     clk;
input     rst_n;
input      en;

output    dout;

reg     dout;
reg     flag_add;

reg [3:0] cnt0;
reg [3:0] cnt1;
reg [3:0] x;

wire add_cnt0;
wire end_cnt0;

wire add_cnt1;
wire end_cnt1;


always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt0 <= 0;
    end
    else if(add_cnt0)begin
        if(end_cnt0)begin
            cnt0 <= 0;
        end
        else begin
            cnt0 <= cnt0 + 1;
        end
    end
end

assign add_cnt0 = flag_add;
assign end_cnt0 = add_cnt0 && cnt0 == x - 1;


always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt1 <= 0;
    end
    else if(add_cnt1)begin
        if(end_cnt1)begin
            cnt1 <= 0;
        end
        else begin
            cnt1 <= cnt1 + 1;
        end
    end
end

assign add_cnt1 = end_cnt0;
assign end_cnt1 = add_cnt1 && cnt1 == 4 - 1;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        flag_add <= 0;
    end
    else if(en == 1)begin
        flag_add <= 1;
    end
    else if(end_cnt1)begin
        flag_add <= 0;
    end
end

always @(*)begin
    if(cnt1 == 0)begin
        x = 5;
    end
    else if(cnt1 == 1)begin
        x = 4;
    end
    else if(cnt1 == 2)begin
        x = 3;
    end
/*    
    else if(cnt1 == 3)begin  //这里可以不添加if判断语句 ,否则必须将if else 补全，在其他状态时，一定要确保x有个确定值
        x = 2;
    end
*/
    else if(cnt1 == 3)begin
        x = 2;
    end
    else begin  //if else 补全 ，以确保在其他状态时，x始终都能确定某一个固定值
        x = 0; 
    end
    
end

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        dout <= 0;
    end
    else if(add_cnt0 && cnt0 == 1-1)begin //对某个点进行赋值，记得用“-1”写法
        dout <= 1;
    end
    else if(end_cnt0) begin    //对某个点进行赋值
        dout <= 0;    
    end
end

endmodule

仿真代码：

module top_sim();

reg clk;
reg rst_n;
reg en;
wire dout;

parameter CLK_CYCLE    = 20;

initial begin
    clk = 0;
    forever begin
        #(CLK_CYCLE/2);
        clk = ~clk;
    end
        
end

initial begin
    #1;
    rst_n = 0;
    #(CLK_CYCLE*2);
    rst_n = 1;
end

initial begin
     #1;
    en = 0;

    #(100*CLK_CYCLE);
    en = 1;
    #(1*CLK_CYCLE);
    en = 0;
    #(100*CLK_CYCLE);
    en = 1;
    #(1*CLK_CYCLE);
    en = 0;
end


cnt_test        u1(    
                        .clk(clk),
                        .rst_n(rst_n),
                        .en(en),
                        .dout(dout)
                        
);

endmodule 

仿真波形：