No.2 Verilog 模块和描述风格

2-1 模块

　　Verilog语言基本的描述单元----模块，模块是用来描述某个设计的功能或结构，以及它与其它外部模块进行通信的端口。

 1 module module_name(port_list);
 2     Declarations:                //声明
 3         reg, wire, parameter,
 4         input, output, inout,
 5         function, task,...
 6     Statements:                //语句
 7         Initial statement
 8         Always statement
 9         Module instantiation
10         Gate instantiation
11         UPD instantiation
12         Continuous assignment
13         Generate statement
14 endmodule

2-2 描述风格

2-2-1 延时

　　Verilog 的所有延时都是按时间单位来定义的，时间单位声明应该在模块声明之前。

‘timescale 1ns/100ps //延时时间单位1ns，时间精度100ps

2-2-2 描述风格

1、数据流描述----使用连续性赋值语句 assign

assign [delay] DEST = SRC;

*当右边的表达式的操作数无论何时发生变化，右边的表达式都会重新计算，并在指定延时后赋给左边的线网变量。

‘timescale 1ns/100ps
module decoder_24(A, B, EN, Q);
    input A, B, EN;
    output [0:3] Q;
    wire Abar, Bbar;
    assign #1 Abar = ~A;
    assign #1 Bbar = ~B;
    assign #2 Q[0] = ~(Abar & Bbar & EN);
    assign #2 Q[1] = ~(Abar & B & EN);
    assign #2 Q[2] = ~(A & Bbar & EN);
    assign #2 Q[3] = ~(A & B & EN);
endmodule

2、行为描述----initial、always

（1）initiial: 只执行一次；

（2）always：总是在循环执行。

所有的initial和always语句都在0时刻并行执行。

‘timescale 1ns/100ps

module adder1(a, b, cin, sum, cout);//一位全加器
    input a, b, cin;
    output sum, cout;
    
    always @(a or b or cin) begin
        sum <= (a^b)^cin;
        cout <= ((a&cin)|(b&cin)|(a&b));
    end
endmodule


module test(lr ,rn); //initial示例
    output reg lr, rn;
    initial 
        begin
            lr = 0;
            rn = 1;
            lr = #5 1;
            rn = #8 0;
        end
endmodule

3、结构描述----基于逻辑门电路的设计风格

//一位全加器

module adder1(a, b, cin, sum, cout);
    input a, b, cin;
    output sum, cout;
    wire s1, t1, t2, t3;
    xor
        ux1(s1, a, b),
        ux2(sum, s1, cin);
    and
        tm1(t1, a, b),
        tm2(t2, a, cin),
        tm3(t3, b, cin);
    or 
        uo(cout, t1, t2, t3);
endmodule

//四位全加器

module Adder4(fa, fb, fcin, fsum, fcout);
    parameter size = 3;
    input [size : 0] fa, fb;
    input fcin;
    output [size : 0] fsum;
    output fcout;
    wire [size - 1 : 0] ftemp;
    
    adder1 //按对应端口名连接
        ufa1(.a(fa[0]), .b(fb[0]), .cin(fcin),      .sum(fsum[0]), .cout(ftemp[0])),
        //ufb1(fa[0], fb[0], fcin, fsum[0], ftemp[0]), //按端口顺序连接，下同
        ufa2(.a(fa[1]), .b(fb[1]), .cin(ftemp[0]), .sum(fsum[1]), .cout(ftemp[1])),
        ufa3(.a(fa[2]), .b(fb[2]), .cin(ftemp[1]), .sum(fsum[2]), .cout(ftemp[2])),
        ufa4(.a(fa[3]), .b(fb[3]), .cin(ftemp[2]), .sum(fsum[3]), .cout(fcout));
endmodule

4、混合设计风格

在模块中，可混合使用前面三种设计风格，这样可以帮助我们更高效地进行设计开发，但要注意不同类型语句的语法使用规范。