ModelSim仿真教程

本文章详细介绍了怎样用ModelSim仿真Verilog，虽然只是很简单的一个二分频器的例子，但却正式小白入门所需要的。

本教程以ModelSim SE 10.4为例

1. 新建工程

file->new->project，输入工程名例如half_clk

2. 新建文件

新建二分频器模块文件和testbench文件，分别为half_clk和half_clk_tb，注意type选择Verilog。

3. 编写模块文件和激励文件内容

half_clk.v

half_clk





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module half_clk_dai(clk_in, rst, clk_out );
    input clk_in, rst;
    output clk_out;
    reg clk_out;  
always @(posedge clk_in or negedge rst)
   begin 
      if(!rst) 
          clk_out<=0;
      else 
          clk_out<=~clk_out;
   end
endmodule

half_clk_tb.v

half_clk_tb

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`timescale
1ns/1ns
 
module half_clk_top;    

    reg clk_in;

    reg rst;  

    initial

        begin 

           clk_in=1;

           rst=1;

           #1000  rst=0;

           #1000  rst=1;

       end  

    always #200 clk_in=~clk_in;     

    half_clk_dai dai1(.clk_in(clk_in),.rst(rst),.clk_out(clk_out));

endmodule