【连载】 FPGA Verilog HDL 系列实例十进制加减法计数器

【连载】 FPGA Verilog HDL 系列实例  

Verilog HDL 之 十进制加减法计数器

一、原理

　　上面的一个实验我们介绍了二进制计数器, 这个实验我们介绍非二进制计数器。在非二进制计数器中我们最常用的就是十进制计数器。下面设计一个8421码十进制计数器为例
该计数器可以通过一个控制信号决定计数器时加计数还是减计数，另外，该寄存器还有一个清零输入，低电平有效。还有一个load装载数据的信号输入，用于预置数据；还有一个C的输出，用于计数器的级联。其功能表如表1.1所示。

二、实现

在设计文件中输入Verilog代码

 /****************************** 分频模块  *************************************/

`timescale 1 ns / 1 ps
module qu_dou ( clk ,rst , a ,b  );

input            clk ;
wire            clk ;
input            rst ;      
input            a ;
wire            a ;

output            b ;
reg            b ;

reg        [31:0]    cnt ;
reg             clkout ;
always @ ( posedge clk or negedge rst )
    begin 
        if ( rst == 1'b0 )
            cnt <= 0 ;
        else  begin  if ( a==1'b1 ) begin
            if ( cnt >= 32'd3000000 ) 
            b <= 1 ;
            else 
            cnt <= cnt + 1'b1 ;
            
            end
            else begin b <= 1'b0 ;
                cnt <= 0 ;
            end
        end
    end


endmodule

功能实现

`timescale 1 ns / 1 ps

module counter10 ( load ,clr ,c ,DOUT ,clk, up_down ,DIN ,seven_seg ,sysclk ,rst);

input load ; 
input clk;
wire load ;
input clr ;
wire clr ;
input up_down ;
wire up_down ;
input [3:0] DIN ;
wire [3:0] DIN ;
input sysclk ;
input rst ;

output c ;
reg c ;
output [3:0] DOUT ;
output [7:0] seven_seg;
wire [3:0] DOUT ;
reg    [3:0] data_r;

/***************** 例化去抖模块  *************************************/
wire     clk_r ;
qu_dou qu_dou ( 
.clk (sysclk) ,
.rst (rst) , 
.a (clk),
.b  (clk_r));

/*********************************************************************/

assign DOUT = data_r;
always @ ( posedge clk_r or posedge clr or posedge load)      
    begin 
        if ( clr == 1)      //同步清零
            data_r <= 0;
        else if ( load == 1) //同步预置
            data_r <= DIN; 
        else if ( up_down ==1 & data_r == 9)
            begin 
                c = 1;
                data_r <= 4'b0000;
            end
        else if ( up_down ==0 & data_r == 0) 
            
            begin 
                c = 1;
                data_r <= 9;
            end
        else
            begin 
                if (  up_down ==1)    begin     //加计数
                    data_r <= data_r +1;  
                    c = 0 ;                 
                    end
                else   begin                //减计数
                    data_r <= data_r -1 ;  
                    c = 0 ;
                end             
            end    
    end    
/*****************************数码管*********************************/    
assign seven_seg ={1'b1,~Y_r};
reg [6:0] Y_r;


    always @(data_r  )
    begin
        Y_r = 7'b1111111;
        case (data_r )
                4'b0000: Y_r = 7'b0111111; // 0
                4'b0001: Y_r = 7'b0000110; // 1
                4'b0010: Y_r = 7'b1011011; // 2
                4'b0011: Y_r = 7'b1001111; // 3
                4'b0100: Y_r = 7'b1100110; // 4
                4'b0101: Y_r = 7'b1101101; // 5
                4'b0110: Y_r = 7'b1111101; // 6
                4'b0111: Y_r = 7'b0000111; // 7
                4'b1000: Y_r = 7'b1111111; // 8
                4'b1001: Y_r = 7'b1101111; // 9
                4'b1010: Y_r = 7'b1110111; // A
                4'b1011: Y_r = 7'b1111100; // b
                4'b1100: Y_r = 7'b0111001; // c
                4'b1101: Y_r = 7'b1011110; // d
                4'b1110: Y_r = 7'b1111001; // E
                4'b1111: Y_r = 7'b1110001; // F
                default: Y_r = 7'b0000000;
            endcase
    end            
endmodule