先是简单的非门模型:
module notgate(a,b); input a; output b; assign b=~a; endmodule
下面是自己写的简陋的testbench:
`timescale 1ns/1ps module notgate_tb(); reg a; wire b; notgate U1( .a(a), .b(b) ); always #100 a=~a; initial begin a=1'b0; end endmodule
下面是用modelsim验证的正确的波形图:
好了,明天得专心看信号与系统。
以后只有课余时间可以搞这些了,得专心看专业课和数学英语了。。。。。得匿很长时间咯。加油!