• 转:VCS仿真vivado IP的方法


    vivado中的仿真库和模型与ISE中的是不一样的,因此在vivado中使用VCS进行仿真的方法也与ISE中不一样。

    VCS可以通过两种方法对XILINX的器件进行功能仿真和门级仿真,这两种方法是 Precompiled(预编译) Dynamic(动态调用)。

    与ISE相比有以下不同:

    • vivado现在UNISIM库同时包含功能和时序仿真模型
    • vivado参数xil_timing指示UNISIM模型是正常运行还是定时运行
    • vivado包含用于对旧器件进行功能和时序仿真的重定位库
    • Vivado仿真不需要XilinxCoreLib。如果存在基于ISE的旧IP,则可以将其包括在内。
    • AXI BFM是需要许可证的,使用需要单独的编译步骤。
    • vivado的物理库路径跟ISE已不同,逻辑库路径相同

    具体可以参数UG900

    用于Verilog功能仿真的动态库编译

    使用VCS的功能仿真命令

        vcs -y $ XILINX_VIVADO / data / verilog / src / unisims 
            -y $ XILINX_VIVADO / data / verilog / src / unimacro 
            -y $ XILINX_VIVADO / data / verilog / src / retarget 
            -y $ XILINX_VIVADO / ids_lite / ISE / verilog / src / XilinxCoreLib     
            -f $ XILINX_VIVADO / data / secureip / secureip_cell.list.f 
            -f $ XILINX_VIVADO / data / secureip / axi_bfm / axi_bfm_cell.list.f 
            + incdir + $ XILINX_VIVADO / verilog / src + libext + .v 
            $ XILINX_VIVADO / verilog / src / glbl.v 
            + verilog2001ext + .vp -lca -Mupdate -R <testfixture> .v <design> .v

    VCS选项说明:

    -y:包括子目录
    -f:包括文件列表
    -R:编译后自动更新仿真可执行文件

    • verilog2001ext + .vp:表示应将SecureIP视为verilog 2001语法
      -lca:启用SecureIP模型解密
      -Mupdate:启用增量编译

    库注意事项:

    unisims:Xilinx原始功能模型
    unimacro:大型原语的宏模型
    retarget:用于较旧架构的unisim / simprim重定向库
    XilinxCoreLib:ISE传统IP模型
    vcs_secureip_cell.list:要包含的安全IP组件列表
    axi_bfm_cell.list:可选的加密AXI BFM模型(需要许可证)

    Verilog时序仿真的动态库编译

    时序仿真是一个三步过程,包括:

    • 生成仿真网表(timesim.v生成)
    • 向网表注释时间信息(SDF文件生成)
    • 使用VCS分析,细化和仿真时序网表和SDF

    Vivado中的时序网表/ SDF生成:

    write_verilog -mode timesim -sdf_file <sdf_file> .sdf <sim_netlist> .v
    write_sdf <sdf_file> .sdf

    VCS中的时序仿真命令

     vcs + compsdf -y $ XILINX_VIVADO / data / verilog / src / unisims 
         $ XILINX_VIVADO / data / verilog / src / glbl.v 
         -f $ XILINX_VIVADO / data / secureip / secureip_cell.list.f 
         + libext + .v + transport_int_delays + pulse_int_e / 0 + pulse_int_r / 0 
         -Mupdate -R <testfixture> .v <sim_netlist> .v

    VCS选件说明:

    -y:包括库子目录
    + compsdf:编译SDF文件并向后注释时序信息以进行设计
    -Mupdate:启用增量编译

    makefile加上-top glbl能解决可能遇到的glbl cross module reference error

    转自:https://blog.csdn.net/Shawge/article/details/107582479?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-2.add_param_isCf&depth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-2.add_param_isCf

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