异步复位、同步释放

 

　　一、对于同步复位和异步复位而言，各自有自己的优缺点：

　　（1）同步复位：

　　　　　　　　优点：与时钟同步，大大降低亚稳态的出现概率；

　　　　　　　　缺点：消耗片内逻辑资源；

always@(posedge clk)
    if(!rst_n)
        a <= 1'b0;
    else
        a <= b;

 

             

　　（2）异步复位：

　　　　　　　　优点：利用FPGA内部寄存器的清零端，不会增加多余逻辑消耗；

　　　　　　　　缺点：容易出现亚稳态，存在于异步复位和时钟之间的亚稳态；

always@(posedge clk or negedge rst_n)
    if(!rst_n)
        a<= 1'b0;
    else
        a<= b;

               

　　　　异步复位产生亚稳态解释:

always @ (posedge clk or negedge rst_n)
    if(!rst_n) 
        b <= 1'b0;
    else 
        b <= a;

always @ (posedge clk or negedge rst_n)
    if(!rst_n) 
        c <= 1'b0;
    else 
        c <= b;

　　       　　　　

NOTE:正常情况下，clk 的上升沿c 更新为b，b 更新为a。一旦进入复位，b,c 都清零；但是我们不能确定复位信号rst_n 会在什么时候结束。如果结束于b_reg0 和c_reg0 的{launch edge –stup,launch edge+hold}时间只外，那么一切都会正常。但如果恰恰相反，会出现什么情况呢？ rst_n 的上升变化出现在了clk 上升的建立保持时间上，此时clk 检测到的rst_n 的状态就会是一个亚稳态（是0 是1 不确定）。从代码里我们看到如果此时b_reg0 和c_reg0 认为rst_n 为0，那么依然保持复位清零，而如果认为rst_n为1，那么就跳出复位。因为此时的rst_n 的不确定性，就可能出现4种情况，即b_reg0 和c_reg0 都复位或者都跳出复位，再或者一个复位一个跳出复位。那么后者就会造成了系统工作不同步的问题，在这个简单的两级异步复位实例中这种危害表现的并不明显，但是我们试想一个大的工程项目里众多的寄存器出现如此情况又会是如何一番景象呢？ 

　　二、由于同步复位和异步复位都存在一点的缺陷，所以现在大多数工程师均采用另一种复位方式，叫做“异步复位，同步释放”，结合了两者的优点，主要的思想就是异步的信号同步化。　　 

always@(posedge clk)
    rst_nr <= rst_n;     //现将异步复位信号用同步时钟打一拍

always@(posedge clk or negedge rst_nr)
    if(!rst_nr) 
        b <= 1'b0;
    else 
        b <= a;

always@(posedge clk or negedge rst_nr)
    if(!rst_nr) 
        c <= 1'b0;
    else 
        c <= b;