• VCS 常用命令速查


     

     VCS是编译型Verilog模拟器,它完全支持OVI标准的Verilog HDL语言、PLI和SDF。VCS具有目前行业中最高的模拟性能,其出色的内存管理能力足以支持千万门级的ASIC设计,而其模拟精度也完全满足深亚微米ASIC Sign-Off的要求。
      VCS结合了节拍式算法和事件驱动算法,具有高性能、大规模和高精度的特点,适用于从行为级、RTL到Sign-Off等各个阶段。VCS已经将 CoverMeter中所有的覆盖率测试功能集成,并提供VeraLite、CycleC等智能验证方法。VCS和Scirocco也支持混合语言仿真。 VCS和Scirocco都集成了Virsim图形用户界面,它提供了对模拟结果的交互和后处理分析。


    VCS是Synopsys公司的仿真工具.

      VCS对verilog模型进行仿真包括两个步骤:
      1. 编译verilog文件成为一个可执行的二进制文件命令为:
        $> vcs source_files

      2. 运行该可执行文件
        $> ./simv
     
      类似于NC, 也有单命令行的方式:
        $> vcs source_files -R
        -R 命令表示, 编译后立即执行.

        下面讲述常用的命令选项:
      -cm line|cond|fsm|tgl|obc|path     设定coverage的方式
     
      +define+macro=value+       预编译宏定义

      -f filename             RTL文件列表

      +incdir+directory+           添加include 文件夹

      -I                 进入交互界面

      -l                 logfile文件名

      -P pli.tab             定义PLI的列表(Tab)文件

      +v2k                 使用推荐的标准

      -y                 定义verilog的库

      -notice               显示详尽的诊断信息

      -o   指定输出的可执行文件的名字,缺省是sim.v

    待补充。

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