1组合逻辑电路基本门电路

1.1基本门电路

1.1.1结构化描述方式

代码如下

module logics
(
    input iA,
    input iB,
    output oAnd,
    output oOr,
    output oNot
);

and and_inst(oAnd,iA,iB);
or  or_inst(oOr,iA,iB);
not not_inst(oNot,iA);

endmodule 

最底层的是门级原语and or not

RTL级视图

testbench如下

`timescale 1 ns/ 1 ns
module logics_tb();

reg ia;
reg ib;

wire oAnd;
wire oOr;
wire oNot;

initial 
begin
    ia=0;
    #40 ia=1;
    #40 ia=0;
    #40 ia=1;
    #40 ia=0;
end

initial 
begin
    ib=0;
    #40 ib=0;
    #40 ib=1;
    #40 ib=1;
    #40 ib=0;
end

logics logics_inst
(
    .iA(ia),
    .iB(ib),
    .oAnd(oAnd),
    .oOr(oOr),
    .oNot(oNot)
);

endmodule 

RTL级仿真图形如下

GATE级仿真图如下

可见RTL级仿真是理想的，GATE级仿真考虑了延迟和信号开始的不确定。

1.1.2采用流描述方法

代码如下

module logics
(
    input iA,
    input iB,
    output oAnd,
    output oOr,
    output oNot
);

assign oAnd=iA&iB;
assign oOr=iA|iB;
assign oNot=~iA;

endmodule 

RTL级视图，仿真图形同上。

1.1.3 采用行为描述方式

代码如下

module logics
(
    input iA,
    input iB,
    output reg oAnd,
    output reg oOr,
    output reg oNot
);

always @(*)
begin
    oAnd=iA&iB;
    oOr=iA|iB;
    oNot=~iA;
end

endmodule 

always@()括号内的敏感信号填*，则综合器自动加上敏感信号。

由于always语句中左边信号都要是寄存器型，故输出信号定义为寄存器型。描述组合逻辑时，always中使用阻塞赋值方式。

RTL级视图及仿真图形同上。