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在电子设计自动化中,网表(英语:netlist),或称连线表,是指用基础的逻辑门来描述数字电路连接情况的描述方式。由于逻辑门阵列有着连线表一样的排列外观,因此称之为“网表”。
网表通常传递了电路连接方面的信息,例如模块的实例、线网以及相关属性。如果需要包含更多的硬件信息,通常会使用硬件描述语言,例如Verilog、VHDL或其他的专用语言来进行描述、验证和仿真。高抽象层次(如寄存器传输级)的硬件描述可以通过逻辑综合转换为低抽象层次(逻辑门级)的电路连线网表,这一步骤目前可以使用自动化工具完成,这也大大降低了设计人员处理超大规模集成电路的繁琐程度。硬件厂商利用上述网表,可以制造具体的专用集成电路或其他电路。一些相对较小的电路也可以在现场可编程逻辑门阵列上实现。
根据不同的分类,网表可以是物理或逻辑的,也可以是基于实例或基于线网的,抑或是平面的或多层次的,等等。
下面来自百度知道:http://zhidao.baidu.com/question/78107593.html
网表:
首先声明不是HDL语言里面的东西,而是综合工具里面的东西~~
综合的概念就是你写的是verilog代码。但是他只是代码。其实不起到任何作用,只是做了这个模块的行为级的描述。但是电脑对verilog不能直接识别。所以要通过编译器和综合工具进行翻译。编译器检查你的语法错误,以及初步逻辑功能的检查。然后综合工具将对应的设计转化成“网表”。
真正将你的HDL代码变为可用的电路过程如下:
xilinx的步骤synphysize(综合) translate(注译),map(映射),和place and route(布局布线)
altera的步骤为complie(编译)synphysize(综合) fitter(布线)
综合以后生成的就为网表文件。这个文件只是一个电路的雏形,这步完成以后你可以看到RTL(寄存器传输级)电路。也可以看到technology 电路。两者区别等你看到就很快明白。这两张图片是对网表的一种直观的显示。也就是综合器最后综合出了你的逻辑电路。放在网表文件中。
注意:到网表层时,你的HDL语言已经无用,这个时候需要用综合器生成的网表文件来做下面的步骤。也就是说,你的语言已经转化成电路了!!!下面步骤就是把电路移植到fpga上面了!!!!!
转化成电路以后:下面的步骤是根据不同的FPGA来具体的细化这张网表。比如说工具可以具体的算出某个信号的延迟是多少。其中包括多少的走线延迟和多少的组合逻辑延迟。然后最后根据FPGA的内部结构决定把这个门放到哪里。这个就是place&route。
到此,你就生成了一个真正的逻辑电路了,然后么。。呼呼~~生成个下载文件,你的FPGA或者CPLD就可以跑起来了。