Verilog非阻塞赋值的妙用

假设有两个寄存器SR和SR2，现在要交换这两个寄存器的数据。在C语言中，需要定义一个临时变量SR_temp来实现：

SR_temp =  SR；
SR = SR2；
SR2 = SR_temp；

但在Verilog中，利用其非阻塞的赋值方式，可以在一个时钟周期内完成两个寄存器数据的交换。请看下面这段代码：

module Dtest
(
    input clk, enable, reset,
    input sr_in,
    output sr_out
);

    // Declare the shift register
    reg  sr;
    reg sr2;
    

    // Shift everything over, load the incoming bit
    always @ (posedge clk or posedge reset)
    begin
        if (reset == 1'b1)
        begin
            // Load N zeros 
            sr <= 1'b0;
            sr2 <= 1'b0;
        end
        else if (enable == 1'b1)
        begin
            sr <= sr_in;
        end
        else
        begin
            sr <= sr2;
            sr2 <= sr;            
        end
    end

    // Catch the outgoing bit
    assign sr_out = sr2;

endmodule

我们可以看到，在28、29行中，两个寄存器的值相互赋值给对方，但由于是非阻塞方式，因此在下一个时钟周期的开始时，赋值方能实现。
这样就可以直接交换两个寄存的数据了。

在Quartus II 综合的结果如图所示。可以看到，综合工具为这两个寄存器生成了一个D触发器，而且，SR2的输出在enable选择器的控制下直接作为SR的输入。

这跟环形移位寄存器的原理一样。