计数器阶段9 练习一

题目：

把时序画的具体点:

 设计关键点：

（1）、需用到两个计数器，计数器cnt0 用于产生1M的soic时钟计数，系统100M，产生1M，需计数100次； 计数器cnt1用于对bit位数进行计数，需发送12bit。

（2）、增加flag_add，用于标出需要计数的阶段。

（3）、 soic 在cnt1=0和cnt1=11期间，需保持为高，不能拉低，用于产生起始位和停止位。

（4）、soid 是在soic低电平中间改变，soic高电平期间保持不变。

代码：

module sccb(
                clk,
                rst_n,
                en,
                
                soic,
                soid
);
parameter     SOIC_1M = 100;

input            clk;
input            rst_n;
input            en;
    
output             soic;
output            soid;
    
wire             add_cnt0;
wire             end_cnt0;
wire             add_cnt1;
wire             end_cnt1;
wire [12-1:0]    data;

reg             flag_add;
reg             soic;
reg             soid;

reg    [8-1:0]        cnt0;
reg    [4-1:0]        cnt1;

assign data = {1'b0,8'h5a,1'b1,1'b0,1'b1};  //将数据拼接好，起始位、8bit数据、ack位、停止位、还有最后将soid拉高

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt0 <= 0;
    end
    else if(add_cnt0)begin
        if(end_cnt0)begin
            cnt0 <= 0;
        end
        else begin
            cnt0 <= cnt0 + 1;
        end
    end
end

assign add_cnt0 = flag_add;
assign end_cnt0 = add_cnt0 && cnt0 == SOIC_1M - 1;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        cnt1 <= 0;
    end
    else if(add_cnt1)begin
        if(end_cnt1)begin
            cnt1 <= 0;
        end
        else begin
            cnt1 <= cnt1 + 1;
        end
    end
end

assign add_cnt1 = end_cnt0;
assign end_cnt1 = add_cnt1 && cnt1 == 12 - 1;

always @(posedge clk or negedge rst_n)begin
    if(!rst_n) begin
        flag_add <= 0;
    end
    else if(en)begin
        flag_add <= 1;
    end
    else if(end_cnt1)begin
        flag_add <= 0;
    end
end

//soic 在cnt1=0和cnt1=11期间，需保持为高，不能拉低，产生起始位和停止位
always @(posedge clk or negedge rst_n)begin
    if(!rst_n) begin
        soic <= 1;
    end
    else if(add_cnt0 && cnt0 == SOIC_1M/2 &&  cnt1 != 0 && cnt1 != 11)begin
        soic <= 0;
    end
    else if(end_cnt0)begin
        soic <= 1;
    end
end

//soid 是在soic低电平中间改变，soic高电平期间保持不变
always @(posedge clk or negedge rst_n)begin
    if(!rst_n)begin
        soid <= 1;
    end
    else if(add_cnt0 && cnt0 == 75-1)begin // && cnt1 >= 0 && cnt1 < 12
        soid <= data[11-cnt1];
    end
end

endmodule

仿真代码：

module sccb_sim;

reg     clk;
reg     rst_n;
reg     en;

wire    soic;
wire    soid;

parameter CLK_CYCLE = 10;  //100M，时钟周期是10ns 

initial begin
        clk = 0;
        forever #(CLK_CYCLE/2) clk = ~clk;
end

initial begin
        #1;
        rst_n = 0;
        #(CLK_CYCLE*10);
        rst_n = 1;
end

initial  begin
        #1;
        en = 0;
        #(CLK_CYCLE*15);
        repeat(10)begin
            en = 1;
            #(CLK_CYCLE);
            en = 0;
            #(CLK_CYCLE*$urandom_range(1300,1500));
        end
end

sccb    sccb_inist(
                        .clk(clk),
                        .rst_n(rst_n),
                        .en(en),
                        
                        .soic(soic),
                        .soid(soid)
                );


endmodule 

仿真波形：