数字系统设计练习（三）—— 多文件多模块练习

一、实验硬软件环境：

1. EDA软件：Vivado2019
2. 实验开发板：Basys3 FPGA套件

二、实验内容：

　　实现如下电路功能：当开关开启，灯泡按1s的间隔闪烁；开关关闭，则灯泡关闭。使用实验板上的按键模拟开关，led模拟灯泡，时钟使用实验板提供的clk。参考实验板的管脚文件编写约束文件。

　　要求使用多文件、多模块描述，即一个模块一个Verilog源文件，顶层模块完成子模块间互连。子模块包括计数器模块，灯泡控制模块等，下图给出了一个模块划分的参考。

　　注意，LED部分的电路图如左图所示，当FPGA输出为高电平时，相应的LED点亮；否则，LED熄灭。拨码开关的电路如右图所示，当开关打到下档时，表示FPGA的输入为低电平。

　　　　　　　　　　　　　　 　　　　　　　　　　

三、具体实现

1. 思路分析：开发板的晶振为100Mhz，则其周期为10ns。
   • led_top.v：顶层模块，负责将子模块互连；
   • counter.v：计时器，从1自加到100,000,000，计时1S；
   • led_gen：led小灯控制模块
2. 设计源码：
   • counter.v：

     `timescale 1ns / 1ps
     //////////////////////////////////////////////////////////////////////////////////
     // Company: 
     // Engineer: 
     // 
     // Create Date: 2020/08/16 10:49:00
     // Design Name: 
     // Module Name: counter
     // Project Name: 
     // Target Devices: 
     // Tool Versions: 
     // Description: 
     // 
     // Dependencies: 
     // 
     // Revision:
     // Revision 0.01 - File Created
     // Additional Comments:
     // 
     //////////////////////////////////////////////////////////////////////////////////
     
     
     module counter(switch, clk,count);
         input switch, clk;
         output reg [28:0] count;
         
         always @(posedge clk)
         begin
             if(!switch)
                 count <= 29'd0;
             else
                 begin
                     if(count == 29'd100_000_000)
                         count <= 0;
                     else
                         count <= count + 1;
                 end
         end
     endmodule

   • led_gen.v：

     `timescale 1ns / 1ps
     //////////////////////////////////////////////////////////////////////////////////
     // Company: 
     // Engineer: 
     // 
     // Create Date: 2020/08/16 10:49:00
     // Design Name: 
     // Module Name: led_gen
     // Project Name: 
     // Target Devices: 
     // Tool Versions: 
     // Description: 
     // 
     // Dependencies: 
     // 
     // Revision:
     // Revision 0.01 - File Created
     // Additional Comments:
     // 
     //////////////////////////////////////////////////////////////////////////////////
     
     
     module led_gen(switch, clk, count, led);
         input switch, clk;
         input [28:0] count;
         output reg led;
         
         always @(posedge clk)
         begin
             if(!switch)
                 led <= 0;
             else
                 begin
                     if(count == 29'd100_000_000)
                         led <= ~led;
                     else
                         led <= led;
                 end
         end
     endmodule

   • led_top.v：

     `timescale 1ns / 1ps
     //////////////////////////////////////////////////////////////////////////////////
     // Company: 
     // Engineer: 
     // 
     // Create Date: 2020/08/16 10:49:00
     // Design Name: 
     // Module Name: led_top
     // Project Name: 
     // Target Devices: 
     // Tool Versions: 
     // Description: 
     // 
     // Dependencies: 
     // 
     // Revision:
     // Revision 0.01 - File Created
     // Additional Comments:
     // 
     //////////////////////////////////////////////////////////////////////////////////
     
     
     module led_top(switch, clk, led);
         input switch, clk;
         output led;
         
         wire [28:0] count;
         
         counter u_cnt(.switch(switch), .clk(clk), .count(count));
         led_gen u_led_gen(.switch(switch), .clk(clk), .count(count), .led(led));
         
     endmodule

3. 仿真代码：（为了便于仿真，将count的上限值调整为100，而非100,000,000。）

   `timescale 1ns / 1ps
   //////////////////////////////////////////////////////////////////////////////////
   // Company: 
   // Engineer: 
   // 
   // Create Date: 2020/08/16 11:30:02
   // Design Name: 
   // Module Name: led_top_tb
   // Project Name: 
   // Target Devices: 
   // Tool Versions: 
   // Description: 
   // 
   // Dependencies: 
   // 
   // Revision:
   // Revision 0.01 - File Created
   // Additional Comments:
   // 
   //////////////////////////////////////////////////////////////////////////////////
   
   
   module led_top_tb;
       reg switch;
       reg clk;
       wire led;
       
       led_top uut(.switch(switch), .clk(clk), .led(led));
       
       always #10 clk = ~clk;
       
       initial
       begin
           switch = 0;
           clk = 0;
           
           #100 switch = 1;
           
           #100 $stop;
       end
   
   endmodule

4. 波形图：当count为100（十六进制为64）时，led状态转变

   

5. 约束文件：

   set_property PACKAGE_PIN V17 [get_ports switch]
   set_property IOSTANDARD LVCMOS33 [get_ports switch]
   set_property PACKAGE_PIN U16 [get_ports led]
   set_property IOSTANDARD LVCMOS33 [get_ports led]
   set_property PACKAGE_PIN W5 [get_ports clk]
   set_property IOSTANDARD LVCMOS33 [get_ports clk]