xilinx mig ddr3 --- mig_top

`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2016/05/26 14:30:44
// Design Name: 
// Module Name: mig_top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module mig_top
(
   inout                         [15:0]                                  ddr3_dq            , //Inouts
   inout                         [ 1:0]                                  ddr3_dqs_p         ,
   inout                         [ 1:0]                                  ddr3_dqs_n         ,
   output                         [12:0]                                 ddr3_addr          , //Outputs
   output                         [ 2:0]                                 ddr3_ba            ,
   output                                                                      ddr3_ras_n         ,
   output                                                                      ddr3_cas_n         ,
   output                                                                      ddr3_we_n          ,
   output                                                                      ddr3_reset_n       ,
   output                         [ 0:0]                                 ddr3_ck_p          ,
   output                         [ 0:0]                                 ddr3_ck_n          ,
   output                         [ 0:0]                                 ddr3_cke           ,
   output                         [ 0:0]                                 ddr3_cs_n          ,
   output                         [ 1:0]                                 ddr3_dm            ,
   output                         [ 0:0]                                 ddr3_odt       
);                                       
         
     
mig_7series_ddr3_hp            u_mig_7series_ddr3_hp
(
    .ddr3_addr               ( ddr3_addr                                 ),//Memory interface ports
    .ddr3_ba                 ( ddr3_ba                                     ),
    .ddr3_cas_n              ( ddr3_cas_n                            ),
    .ddr3_ck_n               ( ddr3_ck_n                                ),
    .ddr3_ck_p               ( ddr3_ck_p                                 ),
    .ddr3_cke                ( ddr3_cke                                ),
    .ddr3_ras_n              ( ddr3_ras_n                            ),
    .ddr3_reset_n            ( ddr3_reset_n                        ),
    .ddr3_we_n               ( ddr3_we_n                                ),
    .ddr3_dq                 ( ddr3_dq                                     ),
    .ddr3_dqs_n              ( ddr3_dqs_n                             ),
    .ddr3_dqs_p              ( ddr3_dqs_p                             ),
    .ddr3_cs_n               ( ddr3_cs_n                                 ),
    .ddr3_dm                 ( ddr3_dm                                     ),
    .ddr3_odt                ( ddr3_odt                                ),
    
    .init_calib_complete     ( init_calib_complete_i         ),
    
    .app_addr                ( app_addr                                ),// Application interface ports  
    .app_cmd                 ( app_cmd                                     ),
    .app_en                  ( app_en                                    ),
    .app_rdy                 ( app_rdy                                    ),
    
    .app_wdf_rdy             ( app_wdf_rdy                            ),
    .app_wdf_data            ( app_wdf_data                        ),
    .app_wdf_end             ( app_wdf_end                             ),
    .app_wdf_wren            ( app_wdf_wren                        ),
    
    .app_rd_data             ( app_rd_data                            ),
    .app_rd_data_end         ( app_rd_data_end                    ),
    .app_rd_data_valid       ( app_rd_data_valid                ),
 
    .app_sr_req              ( 1'b0                                        ),
    .app_ref_req             ( 1'b0                                        ),
    .app_zq_req              ( 1'b0                                        ),
    
    .app_sr_active           ( app_sr_active                         ),
    .app_ref_ack             ( app_ref_ack                             ),
    .app_zq_ack              ( app_zq_ack                            ),
    .ui_clk                  ( clk                                             ),
    .ui_clk_sync_rst         ( rst                                             ),
    .app_wdf_mask            ( app_wdf_mask                        ),
    .sys_clk_i               ( sys_clk_i                                 ),// System Clock Ports  
    .clk_ref_i               ( clk_ref_i                                 ),// Reference Clock Ports   
    .sys_rst                 ( sys_rst                 )
);                           
 
endmodule