内存屏障和CPU缓存
【信息】
CPU性能优化手段-缓存
为了提高程序运行的性能
例如：CPU高速缓存。尽可能地避免处理器访问主内存的时间开销，处理器大多会利用缓存以提高性能。
CPU有三级缓存：L1-L3
多级缓存
L1 Cache（一级缓存）：CPU第一层高速缓存，分为数据缓存和指令缓存。一般容量在32-4096KB。
L2：由于L1高速缓存容量的限制，为了提高CPU的运算速度，在CPU外部放置一高速存储器，即二级缓存。
L3：现在都是内置的。可以进一步降低内存延迟，同时提升大数据量计算时处理器的性能。具有较大L3缓存的处理器提供更有效的文件系统缓存行为及较短消息和处理器队列长度。一般多核共享一个L3缓存！
CPU读数据时，读取顺序：L1-L2-L3-内存-外存储器
缓存同步协议
多CPU读取同样的数据进行缓存，进行不同运算之后，最终写入主内存以哪个CPU为准？
MESI协议，规定每条缓存有一条状态位，4个状态：
- 修改态（Modified）：此cache行已被修改过（脏行），内容已不同于主存，为此cache专有。
- 专有态（Exclusive）：此cache行内存同于主内存，但不出现与其他cache中。
- 共享态（Shared）：此cache行内容同于主内存，但也出现于其他cache中。
- 无效态（Invalid）：此cache行内容无效（空行）
多处理器时，单个CPU对缓存中数据进行了改动，需要通知其他CPU。意味着，CPU处理要控制自己的读写操作，还要监听其他CPU发出的通知，从而保证最终一致。
CPU性能优化手段-运行时指令重排
指令重排的场景：当CPU写缓存时发现缓存区块正被其他CPU占用，为了提高CPU处理性能，可能将后面的读缓存命令优先执行。
并非随便重排，需要遵守as-if-serial语义
不管怎么重排序（编译器和处理器为了提高并行度），（单线程）程序的执行结果不能被改变。编译 大专栏 JSE-1.1.4 内存屏障和CPU缓存器，runtime和处理器都必须遵守as-if-serial语义。
编译器和处理器不会对存在数据依赖关系的操作做重排序。
两个问题
1、CPU高速缓存下有一个问题：缓存中的数据与主内存的数据并不是实时同步的，各CPU（或CPU核心）间缓存的数据也不是实时同步，在同一个时间点，各CPU所看到同一内存地址的数据的值可能是不一致的。
2、CPU执行指令重排序优化有一个问题：虽然遵守了as-if-serial语义，单仅在单CPU自己执行的情况下能保证结果正确。多核多线程中，指令逻辑无法分辨因果关联，可能出现乱序执行，导致程序运行结果错误。
内存屏障
写内存屏障（Store Memory Barrier）：在指令后插入Store Barrier，能让写入缓存中的最新数据更新写入主内存，让其他线程可见。
- 强制写入主内存，这种显示调用，CPU就不会因为性能考虑而去对指令重排。
读内存屏障（Load Memory Barrier）：在指令前插入Load Barrier，可以让高速缓存中的数据失效，强制重新从主内存中加载数据。
- 强制读取主内存内存，让CPU缓存与主内存数据保存一致，避免了缓存导致的一致性问题。
【思考】
三级缓存决定CPU性能？还有什么决定呢？
【行动/反馈】
查下问题：
- 很多，比如主频、核心数、超线程技术、支持的指令集、前端总线等
【钩子】
内存屏障 CPU缓存
【出处】
Java高级开发工程师-内存屏障和CPU缓存
【时间】
2018-12-25
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