-----------------------摘自《FPGA软件测试与评价技术》 中国电子信息产业发展研究院 | 编著-------------------------------
- 文本格式
1、注释率不低于20%
2、每个文件内只包含一个模块，文件名与模块名一致；
3、每行字符不超过80个；
4、对代码进行详细注释，被注释过的代码和附带的文档将提供可信的设计基础；
5、文件顶端加入注释，包括版权、项目名、模块名、文件名、作者、功能和特点、版本号、日期、详细的更改记录等；
- 设计方法
1、不使用FPGA内部组合逻辑产生的信号作为时钟；
2、禁止使用配置（configuration）；
3、推荐对FPGA的输入复位信号进行异步复位同步释放；
4、把高扇出的信号映射到FPGA内部的高速布线网络上；
5、使用时钟的上升沿，便于FPGA实现；
6、在进行冗余设计时，在综合及布局布线阶段保证冗余逻辑不被工具优化；
7、采用同步设计；
8、在FPGA器件内部有相关时钟管理资源时，如果需要对外部输入时钟进行倍频，降频或者相位变化等处理，调用FPGA内部的时钟管理资源来完成；
- 抗SEU设计
1、周期性开环配置刷新寄存器；
2、对Xilinx的FPGA器件应实现在轨重新配置，是发生了SEU、SET、SEFI错误的FPGA可以恢复正常；
3、对重要数据和逻辑进行冗余设计；