Floorplan：
要做好floorplan需要掌握哪些知识跟技能？
通常，遇到floorplan问题，大致的debug步骤跟方法有哪些？
如何衡量floorplan的QA?
芯片的整体架构模块划分，低功耗结构，IP的要求，IO的要求，数据流，关键路径的走向。做Floorplan既要有宏观大局也要关注细节，二者相辅相成，缺一不可。
Floorplan的问题往往要到后面阶段才能发现，所以非常依赖经验积累和项目的迭代。Floorplan的问题暴露出来了，往往不难解决。只是等到问题暴露了，要解决需要推倒整个后段流程，对项目的进度有严重的影响。
Placement:
要做好placement需要掌握哪些知识跟技能？
通常，遇到placement问题，大致的debug步骤跟方法有哪些？
如何衡量placement的QA?
数据流，关键路径的走向。工具优化特性和选项。Blockage,Region等物理约束的运用。
Timing和congestion问题。Timing的问题要分析路径的logiclength，buffer/inverter数量，path的物理走向。Congestion问题往往在channel里，要利用blockage和region去控制。
Timing和congestion是衡量的标准。
CTS:
要做好CTS需要掌握哪些知识跟技能？
通常，遇到CTS问题，大致的debug步骤跟方法有哪些？
如何衡量CTS的QA?
时钟结构和工具做CTS的基本原理和设置方法。
在CTS中工具默认会balancegenerate clock和create clock。在实际design中如果generateclock很多的情况下，要和前端确认哪些generateclock和create clock需要balance，哪些不需要。做复杂CTS的主要方法是divideand conquer, 分开时钟一步步做。
Latency和Skew是衡量的标准。
Route:
要做好Route需要掌握哪些知识跟技能？
通常，遇到Route问题，大致的debug步骤跟方法有哪些？
如何衡量Route的QA?
对所做工艺节点的Metallayer DRC rule的掌握，对工具Router的属性和特性的理解。
一般先判断是由于congestion引起还是router本身引起的。Congestion问题只能回到placement阶段解决。Router的问题需要从DRC本身的现象和原理去思考。
DRC和Short数量是衡量的标准。