2.1 Verilog HDL基础

1 、基本

一个模块， 由：
module
1.模块名 （module_name） 
2端口列表 （port_list）
3端口声明 （input、output、inout）
4变量声明 （reg、wire、parameter）
5行为描述语言 （initial、always）
6连续赋值语句 （continuous assignment）
7模块调用语句  （module instantiation）
8任务及函数 （task、function）
endmodule

在模块的所有组成部分中，只有module、模块名和endmodule必须出现，其它部分都是可选的

2、常用数据类型

(1) wire型

线网类型可以理解为实际电路中的导线，通常用于表示结构实体之间的物理连接。常用来表示以assign关键字指定的组合逻辑信号。input outout默认为wire型。可用作方程式的输入、实例元件的输出。

wire [3:0] a,b,c;
wire d;

(2) reg型

寄存器变量类型。寄存器是数据存储单元的抽象，通过赋值语句可以改变寄存器存储的值。相当于改变触发器存储的值。

常用于always模块内的指定信号，代表触发器。在always块内被赋值的每一个信号都必须定义为reg型！

reg和wire的区别：reg保持最后一次的赋值，wire则需要持续的驱动。

(3) memory型

memory型通过扩展reg型数据的地址范围来达到二维数组的效果

reg [15:0] ROMA [7:0];
// 定义了一个存储位宽16位，存储深度8的一个存储器。地址范围0到8

reg [n-1:0] rega;      //一个n位的寄存器
reg memb [n-1:0];      //一个由n个1位寄存器构成的寄存器组

rega = 0;  //合法赋值 
memb = 0;  //非法赋值

如果要对memory型存储单元进行读写，必须要指定地址。

memb[0] = 1;
reg [3:0] Xrom [4:1];
Xrom[1]=4'h0;
Xrom[2]=4'ha;
Xrom[3]=4'h9;
Xrom[4]=4'hf;

(4) parameter

 定义常量。

parameter s1 =1;
parameter [3:0] S0 = 4'h0;

3、常量

（1）整数

有以下4种进制表示形式：二进制整数（b或B）、十进制整数（d或D）、十六进制整数（h或H）、八进制整数（o或O）。
数字表达方式主要有三个部分:位宽、进制和数字。位宽指数字常量的二进制宽度，进制表示数字的类型
例如：8'b00101000     //位宽为8的二进制表示，’b表示二进制

（2）负数

数字同样也可以定义为负数，只需要在位宽表达式前面加一个减号。

（3）未知、高阻态

Verilog语法中，有x和z两种特殊值。在数字电路中，x代表不定值，z代表高阻值。

在不同进制中，x和z表示的不定值或高阻值的位数不同。
例如：4'bx1x0        //位宽为4的二进制数从低位数起的第二位和第四位为不定值

（4）字符串

字符串是8位ASCII值的序列，存储字符串counter，变量需要8x7位。

reg [1:8*7] char;

char = "counter";

（5）下画线

为了提高程序的可读性，尤其在使用二进制表示较长的数字常量的时候，我们可以使用下划线将数字分隔开来。
例如：16 ' b0010_0100_1101_0001    //合法格式