Verilog中的文件的读取和写入

在仿真验证的时候，需要一个合适的数据激励，在testbech一个一个的写很麻烦，如果能直接从数据文本里读取，然后输入到已经编写好功能程序中，就很方便。

还有的时候，我们需要将程序输出的内容写到文本里面，然后用其他工具（例如matlab、python等）进行处理。

代码和解释说明如下：

　　

`timescale 1ns/1ns

module file_ctrl;

reg         　　clk;　　　　　　　　　
reg            rst_n;

reg　　[7:0]　　data_in;                //定义的数据输入寄存器
reg　　[7:0]　　data_out;                        
reg　　[7:0]　　cnt;

integer　　file_rd;                //定义数据读指针    
integer　　file_wr;                //定义数据写指针

initial begin                        //定义时钟    
    clk = 1'b1;
    forever
    #10
    clk = ~clk;                
end    

initial begin                        //定义复位
    rst_n = 1'b0;
    #21
    rst_n = 1'b1;
end

initial begin                        //打开读取和写入的文件，这里的路径要对    
    file_rd = $fopen("E:/Project/file_ctrl/sim/tb/data_in.txt","r");
    file_wr = $fopen("E:/Project/file_ctrl/sim/tb/data_out.txt","w");
end    
        
always@(posedge clk or negedge rst_n)    
begin
    if(rst_n == 1'b0)begin
        data_in <= 8'd0;        
        cnt <= 8'd0;
    end
    else if(cnt < 10)begin
        $fscanf(file_rd,"%h",data_in);            //读取每行    
        cnt <= cnt +1;        
        $fwrite(file_wr,"%h
",    data_in);      //换行写入    
    end
    else begin
        data_in <= 8'd0;
        $fclose(file_rd);                        //关闭文件
        $fclose(file_wr);        
        cnt <= 8'd11;
    end
end    



endmodule