1、latch的缺点
①没有时钟端，不受系统同步时钟的控制，无法实现同步操作；和当前我们尽可能采用时序电路的设计思路不符。
②对输入电平敏感，受布线延迟影响较大，很难保证输出没有毛刺产生；
③latch对毛刺比较敏感，
④latch将静态时序分析变得极为复杂
2、latch的优点
①如果使用门电路来搭建latch和ff，则latch消耗的门资源比DFF少，在ASIC中使用latch可以节省资源，可以实现更高的集成度；而在FPGA中正好相反，因为FPGA中没有LATCH单元，但有DFF单元，要实现LATCH需要更多的资源才能实现。
②latch在极高端的电路中实现，比如Intel的CPU
③latch可以实现timing borrow：比如用clk连接到latch的使能端（假如高电平使能），这样需要的setup时间就是数据在时钟的下降沿到来之前需要的时间，但是如果是DFF需要的setup时间就是数据在时钟的上升沿到来之前需要的时间，这就说明如果数据是晚于控制信号的话，就只能用LATCH，这就是latch timing borrow，相当于借了一个高电平时间，也就是说latch借的时间也是有限的。
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3、组合逻辑避免产生latch的常用方法
①if...else 完整，case完备
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