经过几天的试用逐渐熟悉了vivado，和ISE相比vivado确实有了很多改良。
发现了以下几个特点：
1.数据格式统一了
在以往的设计中，保存数据的格式非常多。ISE有很多种格式的文件，在translate,map和par过程文件格式多.ncd，.pcf，ngd,ngr等，而有vivado中，每个步骤文件格式都统一成.dcp。在每一个阶段完成后都可以保存一个checkpoint的.dcp文件。
2.contraint文件采用了SDC格式文件
在ISE中约束文件为自定义的UCF格式，和工业标准SDC有很大区别，而在vivado中采用XDC文件格式，兼容通用的SDC标准。适应了技术潮流。
3.vivado中弱化了Project
这是一个很不错的改进。我们在不用建立工程就能完成FPGA的综合，布线，生成bit。如果我们采用tcl脚本，配合这种功能，可以使开发变得非常地灵活。
4.vivado的ECO和TCL脚本功能强大
在ISE中FPGA Editor可以在布线完成后，完成PAD修改，探测某信号线，还用进行Chipscope中ILA的修改。而vivado中增强了这部分功能，在更接近ASIC设计。TCL脚本更完备，大部分工作都可以tcl下进行。
对一个flip-flop进行位置更改的ECO
startgroup
place_cell {q_reg[2]} SLICE_X3Y2/C5FF
endgroup
read_checkpoint -incremental old_post_route.dcp
report_incremental_resue
route_design
一个没有工程的vivado脚本:
#Assemble the Design Source files
read_verilog [glob ../src/*.v]
read_vhdl [glob ../src/*.vhd]
read_edif ../netlist/black_blox.edf
read_xdc ../constraint/top.xdc
#Run Synthesis and Implementation
synth_design -top top -part xc7k70tfbg676-2
write_checkpoint -force post_synth.dcp
opt_design
place_design
write_checkpoint -force post_place.dcp
route_design
write_checkpoint -force post_route.dcp
#Generate Reports
report_timing_summary -file timing_summary.rpt
.....
#Generate Bit File
write_bitstream -file top.bit
综合完后选择你要debug的net，然后右键->Mark debug，接着在debug窗口里右键->Set up debug，创建ILA核
有chipscope，在设计中加入ICON和ILA的核，综合完成生成bit文件下载入FPGA中后VIVADO菜单下面的Flow下有chipscope