前言
Verilog是一种硬件描述语言（HDL），该语言在Windows上有集成开发环境可以使用，如ModelSim，但ModelSim的编辑器不太好用因此笔者萌生了用Sublime Text3来编写Verilog的想法。下面我们将围绕着Sublime Text3搭建起一个简易的IDE， 我将尽量把步骤写的细致一点，这将会使整个过程看起来很繁琐，但这是值得的。
原材料
- Sublime Text 3（访问密码：a7c6）
- icarus-verilog-on-windows （访问密码：7528）
说明：Sublime Text是一款功能强大的编辑器，可扩展性非常强；而icarus-verilog是一款Verilog的编译器，在这里我们使用的版本是iverilog-0.9.7_setup.exe (latest stable release)，在Icarus Verilog这个网站上有关于该编译器和Verilog语言的更多信息 。
开始搭建
后端
这些步骤非常枯燥乏味。
- 安装icarus-verilog-on-windows。请记下安装目录，例如我的安装目录为F:iverilog，（下面我也将以此目录为例）。注意安装过程中会有可选择的项，请勾选上所有项，尤其 是和gtkwave相关的项
- 打开控制台，输入命令iverilog，若显示’iverilog: no source files.’字样则执行第4步；否则执行第3步
- 配置系统变量。将F:iverilogin这一路径加到系统的Path变量中,执行第二步，观察输出是否为’iverilog: no source files.’
- 当iverilog命令输出正常后，我们就可以用它来编译运行verilog源文件了，编写如下三个文件
文件名：dff.v
1 //dff modules represents a D type flip-flop 2 module dff(d,clk,q,qn); 3 input d,clk; 4 output q,qn; 5 reg q,qn; 6 //Initialize flip-flop outputs 7 initial begin q=0; qn=1; end 8 //Change output on positive clock edge 9 always @(posedge clk) 10 begin 11 q <= d; 12 qn <= !d; 13 end 14 endmodule
文件名：tester.v
1 module tester(q,qn,clk,d); 2 input q,qn; 3 output clk,d; 4 reg clk,d; 5 //Run the test once 6 initial 7 begin 8 clk=0; 9 //Dump results of the simulation to ff.cvd,important! 10 $dumpfile(“dff.vcd”); 11 $dumpvars; 12 //Generate input signal d 13 d=0; #9 d=1; #1 d=0; #1 d=1; #2 d=0; #1 d=1; #12 d=0; 14 #1 d=1; #2 d=0; #1 d=1; #1 d=0; #1 d=1; #1 d=0; # 7 d=1; 15 #8 $finish; 16 end 17 //Generate periodic clock signal 18 always 19 begin 20 #4 clk=!clk; 21 end 22 endmodule
文件名：testbench.v
1 `include "tester.v" 2 `include "dff.v" 3 //Test bench connects the flip-flop to the tester module 4 module testbench; 5 wire clk,d,q,qn; 6 dff ff1(d,clk,q,qn); 7 tester tst1(q,qn,clk,d); 8 9 endmodule
5. 将上述三个文件放在同一个文件夹下，打开控制台，进入该目录，输入iverilog testbench.v，此时应当没有任何输出，再次进入该文件夹，发现多出了一个名为a.out的文 件，这个文件就是我们编译testbench.v得到的目标文件
6. 在控制台输入vvp a.out,输出’VCD info: dumpfile dff.vcd opened for output.’字样，此命令是执行我们刚刚编译生成的a.out再次进入该文件夹，发现多出来了一个名为 dff.vcd的文件，这个文件是我们执行a.out后生成的波形文件
7. 在控制台输入gtkwave dff.vcd观察波形。如果发现没有波形，不要惊慌，在窗口右侧上选择某一个module，然后在右下选择某一个变量，再点击insert就可以看到输出的波 形了
到这里，我们已经完成了这个简易的IDE的后端的操作
前端
前端的搭建完全依靠Sublime Text 3丰富的插件。
- 安装Sublime Text 3。后面我将其简称为ST，就像安装QQ一样，一路点next就好了
- 安装关键词高亮插件。用ST打开一个verilog文件（后缀名为.v）中，发现是没有高亮显示的，按ctrl+shift+p，调出ST的包管理窗口，输入install package，再输入verilog后找到对应的项，回车，等待安装完成，重启ST，再次打开一个verilog文件，发现已经可以高亮显示了
- 绑定快捷键编译。打开ST，Preference—>Browse Packages—>找到User文件夹，将这个文件（ 访问密码 7f77）放到该文件夹下
- 再次重启ST，随便打开一个verilog文件，按ctrl+b，就可以编译该文件了，编译正确输出ST会有”[Finished in 0.6s]”类似的输出，如果出现其他情况，作如下设置Tools—>Build System->Verilog，其效果和在控制台输入iverilog xxx.v是一样的，都会在文件目录下生成编译后的a.out文件
- 其实，到这一步就可以了，我们可以在ST中编写编译好verilog文件后，再打开控制台运行、查看波形，但是这样仍然不够方便，那么可不可以直接在ST中运行、查看波形呢？其实，我们只需要在ST中可以运行控制台命令就可以了，幸运的是，ST为我们提供了这样的插件。
- 安装SublimeREPL插件。同安装关键词高亮插件一样，按ctrl+shift+p，调出ST的包管理窗口，输入install package，再输入SublimeREPL后找到对应的项，回车，等待安装完成，重启ST，然后ctrl+shift+p，输入sublimeREPLshell(sublimeREPLPowerShell也可以)，在新打开的ST标签页中就可以运行cmd命令了（把这个标签页放在下面是个不错的选择，可以参考一下下面的图片）。
- 至此，所有步骤已经结束。下面是我的简易IDE截图
结语
我的大部分文章首发在知乎专栏：关于计算机的一些事，欢迎大家关注。