Testbench中阻塞赋值与非阻塞赋值

module test();
reg a;
reg b;
reg c;
initial begin
  a=1'b0;
  b=1'b0;
  c=1'b1;
  
  #10
  a=1'b1;
  b=#5 1'b1;
  c=1'b0;
  //b=#5 1'b0;
  
  #5
  a<=1'b0;
  c<=#2 1'b1;
end
endmodule

module test();
reg a;
reg b;
reg c;
initial begin
  a=1'b0;
  b=1'b0;
  c=1'b1;
  
  #10
  a=1'b1;
  b<=#5 1'b1;
  c=1'b0;
  //b=#5 1'b0;
  
  #5
  a<=1'b0;
  c<=#2 1'b1;
end
endmodule

module test();
reg a;
reg b;
reg c;
initial 
begin
  a=1'b0;
  b=1'b0;
  c=1'b1;
  
  #10
  a=1'b1;
  b<=#5 1'b1;
  c=1'b0;
  b=#5 1'b0;
  
  #5
  a<=1'b0;
  c<=#2 1'b1;
end
endmodule

以上三个例子都是在说明，对于内延时，<=对其后语句没有影响，而=使其后语句延迟若干个单位。

`timescale 10ns/ 1ns
module test();
reg a;
reg b;
reg c;
reg d;
initial begin
  a<=1;
  c<=1;
end
initial begin
  #5 a=0;
  b=a;
end
initial begin
  #5 c<=0;
  d<=c;
end
endmodule

此时，不同的initial模块都在0时刻激活。在第一个initial语句，在时刻0，a和c均被赋值1，在第二个initial语句中，在时刻5，a被阻塞赋值0，在同一时刻，b被赋值a。而在第三个initial语句中，同样在时刻5 c被非阻塞赋值赋值0，在同一时刻d被非阻塞性赋值为之前c的值。