verilog的文件流和项目流
1、写在前面
在学习FPGA时，一般都是从项目流入手的。从一个集成的开发环境创建一个工程。通过一个个组件的编写和设置来实现某个项目。这样的操作固然简单，对于设计者来说只需要关注需要修改的部分，而无需知道每个项目文件所对应的作用。这可以用于快速入门，但是不利于长期的结构化设计。只有在不断地设计中了解文件流设计的思路，才能够对这个设计具有准确的把握。对于一个大型的工程，文件的区分是必不可少的技能。对于某些简单的修改，可以直接从文件流入手，可以提高开发效率。
2、主要内容
文件流，在verilog中体现为顶层文件不断的向下层文件的调用。其中常用的关键字就是 `include，可以实现文件联系。除了可以调用设计模块的V文件外，也可以像C语言一样调用一些参数集成文件，也就是h文件。使用h文件可以有效地将参数和电路设计剥离，对于仿真、调试、移植都是具有重要意义的。
此外，xdc约束文件可以直接修改来嵌入到集成环境。最后的网表也是可以修改的。总之文件流的操作要求比项目流要高，难度也是要大。
在平时使用集成环境时应该注意每一步有文件生成的操作的生成结果，有可能的话可以尝试修改。这个方法可以为设计的方法提供一个新的思路。这里构建一个不常用的h文件，用于记录。
·defien x 0
`define y 1
使用h文件可以将define的内容列举到一个地方，也方便其他文件使用。这部分都属于预编译的内容。
3、总结概括
文件流是对于整个工程的把握，有利于深化理解，提高设计者的效率。