verilog 条件编译命令`ifdef、`else、`endif 的应用

    【摘自夏宇闻《verilog设计教程》】一般情况下，Verilog HDL源程序中所有的行都将参加编译。但是有时希望对其中的一部分内容只有在满足条件才进行编译，也就是对一部分内容指定编译的条件，这就是“条件编译”。有时，希望当满足条件时对一组语句进行编译，而当条件不满足是则编译另一部分。 
 
        条件编译命令有以下几种形式： 
 
        1)   `ifdef 宏名 (标识符) 
               程序段1 
               `else 
               程序段2 
               `endif 
        它的作用是当宏名已经被定义过(用`define命令定义)，则对程序段1进行编译，程序段2将被忽略；否则编译程序段2，程序段1被忽略。其中`else部分可以没有，即： 
 
        2)   `ifdef 宏名 (标识符)

               程序段1
              `endif 
        这里的 “宏名” 是一个Verilog HDL的标识符，“程序段”可以是Verilog HDL语句组，也可以是命令行。这些命令可以出现在源程序的任何地方。注意：被忽略掉不进行编译的程序段部分也要符合Verilog HDL程序的语法规则。 
        通常在Verilog HDL程序中用到`ifdef、`else、`endif编译命令的情况有以下几种： 
        •    选择一个模块的不同代表部分。 
        •    选择不同的时序或结构信息。 
        •    对不同的EDA工具，选择不同的激励。

        以下是实例：

        

        运行结果为：

        # wow is defined
        # nest_one is defined
        # nest_two is defined