贴一个链接：http://www.cnblogs.com/poiu-elab/archive/2012/11/02/2751323.html
Verilog中 case，casez，casex的区别
在case语句中，敏感表达式与各项值之间的比较，是一种全等比较。每一位都必须相同才认为匹配。
casez与casex语句是case语句的两种变体, 在写testbench时用到，属于不可综合的语句
1在casez语句中，如果分支表达式某些位的值为高阻z，那么对这些位的比较就会忽略，不予考虑，而只关注其他位的比较结果。
2 在casex语句中，则把这种处理方式进一步扩展到对x的处理，即如果比较双方有一方的某些位的值是z或x，那么这些位的比较就不予考虑。
比如： casez (sel)
3’b001: y=a+b;
3’b010: y=a-b;
3’b011: y=a&b;
3’b100: y=a^b;
Default: y=3’b000;
当sel=01z的时候，由于最低位出现z，那么在比较判别时不考虑最低位，只与源比较前两位，那么出现与010,011均匹配的情况，此时由于case语句是按顺序检查的，所以先认为与010匹配，输出y=a-b。
一般性的常识是使用casez，强烈的建议不要使用casex
'?'代表的不是don't care，而是'z'
case/casez/casex其实都是可综合的
case（不是casez/casex的时候）的index列表里面的x和z，都被综合工具认为是不可达到的状态就被去掉了。
casez和casex里面的x/z都被认为是don't care，所以综合出的电路会是一致的。