但是如果是一个快时钟信号进入到一个慢时钟域中，上面的做法就不一定成立！单比特信号A在快时钟周期内２个clk保持稳定，但是快时钟域内2个clk的时钟在慢时钟与内无法正确的被采样到，这样的情况是有的！
正确的做法是：在快时钟域内把信号A想办法展宽，让变宽的信号进入到时钟域２中，能被正确的采样到即可！
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所以有必要在项目做时钟约束的时候，写一篇关于SDC的文章，即使网上这类文章很多，还是希望自己动手记录下来自己学习的点点滴滴。希望能保证自己每周都能有一到两篇的技术博客更新。