4.1Y86-64指令集体系结构
4.1.1程序员可见的状态
4.1.2Y86-64指令
4.1.3指令编码
4.1.4Y86-64异常
4.2逻辑设计和硬件控制语言HCL
4.2.1逻辑门
4.2.2组合电路和HCL布尔表达式
4.2.3字级的组合电路和HCL的整级表达式
4.2.4集合关系
4.2.5存储器和时钟
硬件寄存器
4.3Y86-64的实现
4.3.1将处理组织成阶段
4.3.2SEQ硬件结构
4.3.3SEQ的时序
4.3.4SEQ阶段的实现
4.4流水线的通用原理
4.4.1计算流水线
4.4.2流水线操作的详细说明
4.4.3流水线的局限
4.4.4带反馈的流水线系统
4.5Y86-64的流水器实现
4.5.1SEQ+：重新安排计算阶段
4.5.2插入流水线寄存器
