基于FPGA的检测时钟脉冲的高电平及低电平的中点标志位设计

    功能：检测近 400KHz 时钟信号的高电平的中点和低电平的中点，并输出两个中点的标志位，如下图所示：

module  iic_test(
  clk,
  rst_n,
  
  scl,
  
  scl_h,
  
  scl_l
);

input clk;
input rst_n;

output reg scl;
output reg scl_h;
output reg scl_l;

reg[7:0] cnt;
always@(posedge clk or negedge rst_n)
  if(!rst_n)
    cnt <= 8'd0;
  else if(cnt == 120)
    cnt <= 8'd0;
  else
    cnt <= cnt + 1'b1;
     
always@(posedge clk or negedge rst_n)
  if(!rst_n)
    scl <= 1'b1;
  else if(cnt == 59)
    scl <= 1'b0;
  else if(cnt == 0)
    scl <= 1'b1;
  else
    scl <= scl;

 //reg scl_h,scl_l;  // 分别为 scl 高电平的中点和 scl 低电平的中点    
 
always@(posedge clk or negedge rst_n)  // scl 高电平的中点标志位设计 
  if(!rst_n) 
    scl_h <= 1'b0;
  else if(cnt == 29)
    scl_h <= 1'b1;
  else
    scl_h <= 1'b0;
     
always@(posedge clk or negedge rst_n)  // scl 低电平的中点标志位设计
  if(!rst_n)
    scl_l <= 1'b0;
  else if(cnt == 89)
    scl_l <= 1'b1;
  else
    scl_l <= 1'b0;
     
endmodule

测试代码：

`timescale 1ns/1ps
module iic_test_tb;
  reg clk;
  reg rst_n;
  
  wire scl;
  wire scl_h;
  wire scl_l;
  
iic_test u0(
  .clk(clk),
  .rst_n(rst_n),
  
  .scl(scl),
  
  .scl_h(scl_h),
  
  .scl_l(scl_l)
);

initial
  clk = 0;
  always #10 clk = ~clk;
  
initial
  begin
    rst_n = 1'b0;
     #21;
     rst_n = 1'b1;
     
     #100000;
     $stop;
  end
endmodule

modelsim仿真图：