- 环境配置：
安路FPGA的环境比较好搭建
直接去sipeed下载站中即可下载
如果出现没有license的情况
参加这篇帖子
- 新建工程：
这是安路TD开发软件的界面
新建项目点击左上角菜单的 “project”
再点击 "New Project"
选择好芯片后，就可点击“OK”建立工程了
接下来右键Hierarchy，选择“新建文件 new source”
文件类型选择verilog
文件名称可以随意
文件保存地址默认在项目文件夹下
同时要勾选 "add to project"
这样才能添加到工程参与编译
正确操作后新建的文件应该就会被添加到项目
并且成为 "top module"
这个非常重要,verilog采用自顶向下的设计模式，每个项目都有一个 “top module”
verilog编译时是以“top module”开始的
比如
当你再添加一个文件时
就会发现PLL文件和start文件的图标不同
此时，start为“top module”顶层模块
而PLL作为下级模块
当然，可以右键一个模块选择 “set as top”
就可以把选中的模块作为顶层模块，而原来的顶层模块就会变为下级模块
一个项目当中 有且仅有 一个 "top module"
安路TD软件的环境配置就此结束