modelsim一些error（warning）的原因

端口匹配问题

Too few port connections. Expected 37, found 36.

verilog文件的module声明中，最后一个端口多加了","号

module ov7740_top
(
    clk,
    rst,

    sensor5_vsync,
    sensor5_href,
    sensor5_pclk,
    sensor5_data,
);

rom仿真

1. rom的初始化文件（hex）需要放到modelsim工程文件夹下

fifo

aclr 高 清零

inlcude路径

设计文件inlcude的头文件必须和xxx.mpf处于同于目录